arch/arm/include/asm/arch-sc9630/__clock_tree.h

   1 /*
   2  * Copyright (C) 2012 Spreadtrum Communications Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or
   5  * modify it under the terms of the GNU General Public License
   6  * as published by the Free Software Foundation; either version 2
   7  * of the License, or (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13  *
  14  *************************************************
  15  * Automatically generated C header: do not edit *
  16  *************************************************
  17 */
  18 #if defined (CONFIG_SPX15) || defined(CONFIG_ARCH_SCX35L)
  19 #else
  20
  21 SCI_CLK_ADD(ext_26m, 26000000, 0, 0,
  22         0, 0, 0, 0, 0);
  23
  24 SCI_CLK_ADD(ext_32k, 32768, 0, 0,
  25         0, 0, 0, 0, 0);
  26
  27 SCI_CLK_ADD(clk_26m_aon, 0, 0, 0,
  28         0, 0, 0, 0,
  29         1, &ext_26m);
  30
  31 SCI_CLK_ADD(clk_26m_pub, 0, 0, 0,
  32         0, 0, 0, 0,
  33         1, &ext_26m);
  34
  35 SCI_CLK_ADD(clk_26m_rf0, 0, 0, 0,
  36         0, 0, 0, 0,
  37         1, &ext_26m);
  38
  39 SCI_CLK_ADD(clk_26m_rf1, 0, 0, 0,
  40         0, 0, 0, 0,
  41         1, &ext_26m);
  42
  43 SCI_CLK_ADD(clk_26m_ap, 0, REG_PMU_APB_CGM_AP_AUTO_GATE_EN, BIT(0),
  44         0, 0, 0, 0,
  45         1, &ext_26m);
  46
  47 SCI_CLK_ADD(clk_26m_ap0, 0, 0, 0,
  48         0, 0, 0, 0,
  49         1, &ext_26m);
  50
  51 SCI_CLK_ADD(clk_mpll, 0, REG_PMU_APB_CGM_AP_AUTO_GATE_EN, BIT(6),
  52         REG_AON_APB_MPLL_CFG, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10), 0, 0, 0);
  53
  54 SCI_CLK_ADD(clk_dpll, 0, REG_PMU_APB_CGM_AP_AUTO_GATE_EN, BIT(1),
  55         REG_AON_APB_DPLL_CFG, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10), 0, 0, 0);
  56
  57 SCI_CLK_ADD(clk_tdpll, 768000000, REG_PMU_APB_CGM_AP_AUTO_GATE_EN, BIT(3),
  58         0, 0, 0, 0, 0);
  59
  60 SCI_CLK_ADD(clk_wpll, 921600000, REG_PMU_APB_CGM_AP_AUTO_GATE_EN, BIT(5),
  61         0, 0, 0, 0, 0);
  62
  63 SCI_CLK_ADD(clk_cpll, 624000000, REG_PMU_APB_CGM_AP_AUTO_GATE_EN, BIT(2),
  64         0, 0, 0, 0, 0);
  65
  66 SCI_CLK_ADD(clk_wifipll, 880000000, REG_PMU_APB_CGM_AP_AUTO_GATE_EN, BIT(4),
  67         0, 0, 0, 0, 0);
  68
  69 SCI_CLK_ADD(clk_300m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(0),
  70         3, 0, 0, 0,
  71         1, &clk_mpll);
  72
  73 SCI_CLK_ADD(clk_37m5, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(1),
  74         24, 0, 0, 0,
  75         1, &clk_mpll);
  76
  77 SCI_CLK_ADD(clk_533m, 533000000, 0, 0,
  78         0, 0, 0, 0,
  79         1, &clk_dpll);
  80
  81 SCI_CLK_ADD(clk_66m, 66000000, REG_PMU_APB_PLL_DIV_EN1, BIT(2),
  82         0, 0, 0, 0,
  83         1, &clk_dpll);
  84
  85 SCI_CLK_ADD(clk_51m2_w, 51200000, REG_PMU_APB_PLL_DIV_EN1, BIT(23),
  86         0, 0, 0, 0,
  87         1, &clk_wpll);
  88
  89 SCI_CLK_ADD(clk_40m, 40000000, REG_PMU_APB_PLL_DIV_EN1, BIT(27),
  90         0, 0, 0, 0,
  91         1, &clk_wifipll);
  92
  93 SCI_CLK_ADD(clk_312m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(16),
  94         2, 0, 0, 0,
  95         1, &clk_cpll);
  96
  97 SCI_CLK_ADD(clk_208m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(17),
  98         3, 0, 0, 0,
  99         1, &clk_cpll);
 100
 101 SCI_CLK_ADD(clk_104m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(18),
 102         6, 0, 0, 0,
 103         1, &clk_cpll);
 104
 105 SCI_CLK_ADD(clk_52m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(19),
 106         12, 0, 0, 0,
 107         1, &clk_cpll);
 108
 109 SCI_CLK_ADD(clk_384m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(3),
 110         2, 0, 0, 0,
 111         1, &clk_tdpll);
 112
 113 SCI_CLK_ADD(clk_192m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(4),
 114         4, 0, 0, 0,
 115         1, &clk_tdpll);
 116
 117 SCI_CLK_ADD(clk_96m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(5),
 118         8, 0, 0, 0,
 119         1, &clk_tdpll);
 120
 121 SCI_CLK_ADD(clk_48m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(6),
 122         16, 0, 0, 0,
 123         1, &clk_tdpll);
 124
 125 SCI_CLK_ADD(clk_24m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(7),
 126         32, 0, 0, 0,
 127         1, &clk_tdpll);
 128
 129 SCI_CLK_ADD(clk_12m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(8),
 130         64, 0, 0, 0,
 131         1, &clk_tdpll);
 132
 133 SCI_CLK_ADD(clk_256m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(9),
 134         3, 0, 0, 0,
 135         1, &clk_tdpll);
 136
 137 SCI_CLK_ADD(clk_128m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(10),
 138         6, 0, 0, 0,
 139         1, &clk_tdpll);
 140
 141 SCI_CLK_ADD(clk_64m, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(11),
 142         12, 0, 0, 0,
 143         1, &clk_tdpll);
 144
 145 SCI_CLK_ADD(clk_153m6, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(12),
 146         5, 0, 0, 0,
 147         1, &clk_tdpll);
 148
 149 SCI_CLK_ADD(clk_51m2, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(13),
 150         15, 0, 0, 0,
 151         1, &clk_tdpll);
 152
 153 SCI_CLK_ADD(clk_76m8, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(14),
 154         10, 0, 0, 0,
 155         1, &clk_tdpll);
 156
 157 SCI_CLK_ADD(clk_38m4, 0, REG_PMU_APB_PLL_DIV_EN1, BIT(15),
 158         20, 0, 0, 0,
 159         1, &clk_tdpll);
 160
 161 SCI_CLK_ADD(clk_mcu, 0, 0, 0,
 162         REG_AP_AHB_CA7_CKG_CFG, BIT(4)|BIT(5)|BIT(6), REG_AP_AHB_CA7_CKG_CFG, BIT(0)|BIT(1)|BIT(2),
 163         7, &ext_26m, &clk_dpll, &clk_cpll, &clk_tdpll, &clk_wifipll, &clk_wpll, &clk_mpll);
 164
 165 SCI_CLK_ADD(clk_arm, 0, 0, 0,
 166         0, 0, 0, 0,
 167         1, &clk_mcu);
 168
 169 SCI_CLK_ADD(clk_axi, 0, 0, 0,
 170         REG_AP_AHB_CA7_CKG_CFG, BIT(8)|BIT(9)|BIT(10), 0, 0,
 171         1, &clk_mcu);
 172
 173 SCI_CLK_ADD(clk_dbg, 0, REG_AP_AHB_MISC_CKG_EN, BIT(8),
 174         REG_AP_AHB_CA7_CKG_CFG, BIT(16)|BIT(17)|BIT(18), 0, 0,
 175         1, &clk_mcu);
 176
 177 SCI_CLK_ADD(clk_ahb, 0, 0, 0,
 178         0, 0, REG_AP_CLK_AP_AHB_CFG, BIT(0)|BIT(1),
 179         4, &clk_26m_ap, &clk_76m8, &clk_128m, &clk_192m);
 180
 181 SCI_CLK_ADD(clk_apb, 0, 0, 0,
 182         0, 0, REG_AP_CLK_AP_APB_CFG, BIT(0)|BIT(1),
 183         4, &clk_26m_ap, &clk_64m, &clk_96m, &clk_128m);
 184
 185 SCI_CLK_ADD(clk_pub_ahb, 0, 0, 0,
 186         0, 0, REG_AON_CLK_PUB_AHB_CFG, BIT(0)|BIT(1),
 187         4, &clk_26m_pub, &clk_96m, &clk_128m, &clk_153m6);
 188
 189 SCI_CLK_ADD(clk_emc, 0, 0, 0,
 190         REG_AON_CLK_EMC_CFG, BIT(8)|BIT(9), REG_AON_CLK_EMC_CFG, BIT(0)|BIT(1),
 191         4, &clk_26m_pub, &clk_256m, &clk_384m, &clk_533m);
 192
 193 SCI_CLK_ADD(clk_aon_apb, 0, 0, 0,
 194         REG_AON_CLK_AON_APB_CFG, BIT(8)|BIT(9), REG_AON_CLK_AON_APB_CFG, BIT(0)|BIT(1),
 195         4, &clk_26m_aon, &clk_76m8, &clk_96m, &clk_128m);
 196
 197 SCI_CLK_ADD(clk_gsp, 0, REG_AP_AHB_AHB_EB, BIT(3),
 198         0, 0, REG_AP_CLK_GSP_CFG, BIT(0)|BIT(1),
 199         4, &clk_96m, &clk_153m6, &clk_192m, &clk_256m);
 200
 201 SCI_CLK_ADD(clk_disc0, 0, REG_AP_AHB_AHB_EB, BIT(1),
 202         REG_AP_CLK_DISPC0_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_DISPC0_CFG, BIT(0)|BIT(1),
 203         4, &clk_153m6, &clk_192m, &clk_256m, &clk_312m);
 204
 205 SCI_CLK_ADD(clk_disc0_dbi, 0, REG_AP_AHB_AHB_EB, BIT(1),
 206         REG_AP_CLK_DISPC0_DBI_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_DISPC0_DBI_CFG, BIT(0)|BIT(1),
 207         4, &clk_128m, &clk_153m6, &clk_192m, &clk_256m);
 208
 209 SCI_CLK_ADD(clk_disc0_dpi, 0, REG_AP_AHB_AHB_EB, BIT(1),
 210         REG_AP_CLK_DISPC0_DPI_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_DISPC0_DPI_CFG, BIT(0)|BIT(1),
 211         4, &clk_128m, &clk_153m6, &clk_192m, &clk_384m);
 212
 213 SCI_CLK_ADD(clk_disc1, 0, REG_AP_AHB_AHB_EB, BIT(2),
 214         REG_AP_CLK_DISPC1_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_DISPC1_CFG, BIT(0)|BIT(1),
 215         4, &clk_153m6, &clk_192m, &clk_256m, &clk_312m);
 216
 217 SCI_CLK_ADD(clk_disc1_dbi, 0, REG_AP_AHB_AHB_EB, BIT(2),
 218         REG_AP_CLK_DISPC1_DBI_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_DISPC1_DBI_CFG, BIT(0)|BIT(1),
 219         4, &clk_128m, &clk_153m6, &clk_192m, &clk_256m);
 220
 221 SCI_CLK_ADD(clk_disc1_dpi, 0, REG_AP_AHB_AHB_EB, BIT(2),
 222         REG_AP_CLK_DISPC1_DPI_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_DISPC1_DPI_CFG, BIT(0)|BIT(1),
 223         4, &clk_128m, &clk_153m6, &clk_192m, &clk_384m);
 224
 225 SCI_CLK_ADD(clk_nfc, 0, REG_AP_AHB_AHB_EB, BIT(6),
 226         REG_AP_CLK_NFC_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_NFC_CFG, BIT(0)|BIT(1),
 227         3, &clk_64m, &clk_128m, &clk_153m6);
 228
 229 SCI_CLK_ADD(clk_sdio0, 0, REG_AP_AHB_AHB_EB, BIT(8),
 230         REG_AP_CLK_SDIO0_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_SDIO0_CFG, BIT(0)|BIT(1),
 231         4, &clk_26m_ap, &clk_192m, &clk_256m, &clk_312m);
 232
 233 SCI_CLK_ADD(clk_sdio1, 0, REG_AP_AHB_AHB_EB, BIT(9),
 234         0, 0, REG_AP_CLK_SDIO1_CFG, BIT(0)|BIT(1),
 235         4, &clk_48m, &clk_76m8, &clk_96m, &clk_128m);
 236
 237 SCI_CLK_ADD(clk_sdio2, 0, REG_AP_AHB_AHB_EB, BIT(10),
 238         0, 0, REG_AP_CLK_SDIO2_CFG, BIT(0)|BIT(1),
 239         4, &clk_48m, &clk_76m8, &clk_96m, &clk_128m);
 240
 241 SCI_CLK_ADD(clk_emmc, 0, REG_AP_AHB_AHB_EB, BIT(11),
 242         0, 0, REG_AP_CLK_EMMC_CFG, BIT(0)|BIT(1),
 243         4, &clk_26m_ap, &clk_192m, &clk_256m, &clk_312m);
 244
 245 SCI_CLK_ADD(clk_gps_tcxo, 64000000, REG_AP_CLK_GPS_TCXO_CFG, BIT(16),
 246         0, 0, 0, 0, 0);
 247
 248 SCI_CLK_ADD(clk_gps, 0, REG_AP_AHB_AHB_EB, BIT(12),
 249         0, 0, REG_AP_CLK_GPS_CFG, BIT(0),
 250         2, &clk_64m, &clk_76m8);
 251
 252 SCI_CLK_ADD(clk_usb_ref, 0, REG_AP_AHB_AHB_EB, BIT(4),
 253         0, 0, REG_AP_CLK_USB_REF_CFG, BIT(0),
 254         2, &clk_12m, &clk_24m);
 255
 256 SCI_CLK_ADD(clk_uart0, 0, REG_AP_APB_APB_EB, BIT(13),
 257         REG_AP_CLK_UART0_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_UART0_CFG, BIT(0)|BIT(1),
 258         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 259
 260 SCI_CLK_ADD(clk_uart1, 0, REG_AP_APB_APB_EB, BIT(14),
 261         REG_AP_CLK_UART1_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_UART1_CFG, BIT(0)|BIT(1),
 262         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 263
 264 SCI_CLK_ADD(clk_uart2, 0, REG_AP_APB_APB_EB, BIT(15),
 265         REG_AP_CLK_UART2_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_UART2_CFG, BIT(0)|BIT(1),
 266         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 267
 268 SCI_CLK_ADD(clk_uart3, 0, REG_AP_APB_APB_EB, BIT(16),
 269         REG_AP_CLK_UART3_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_UART3_CFG, BIT(0)|BIT(1),
 270         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 271
 272 SCI_CLK_ADD(clk_uart4, 0, REG_AP_APB_APB_EB, BIT(17),
 273         REG_AP_CLK_UART4_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_UART4_CFG, BIT(0)|BIT(1),
 274         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 275
 276 SCI_CLK_ADD(clk_i2c0, 0, REG_AP_APB_APB_EB, BIT(8),
 277         REG_AP_CLK_I2C0_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_I2C0_CFG, BIT(0)|BIT(1),
 278         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 279
 280 SCI_CLK_ADD(clk_i2c1, 0, REG_AP_APB_APB_EB, BIT(9),
 281         REG_AP_CLK_I2C1_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_I2C1_CFG, BIT(0)|BIT(1),
 282         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 283
 284 SCI_CLK_ADD(clk_i2c2, 0, REG_AP_APB_APB_EB, BIT(10),
 285         REG_AP_CLK_I2C2_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_I2C2_CFG, BIT(0)|BIT(1),
 286         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 287
 288 SCI_CLK_ADD(clk_i2c3, 0, REG_AP_APB_APB_EB, BIT(11),
 289         REG_AP_CLK_I2C3_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_I2C3_CFG, BIT(0)|BIT(1),
 290         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 291
 292 SCI_CLK_ADD(clk_i2c4, 0, REG_AP_APB_APB_EB, BIT(12),
 293         REG_AP_CLK_I2C4_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_I2C4_CFG, BIT(0)|BIT(1),
 294         4, &clk_26m_ap, &clk_48m, &clk_51m2, &clk_96m);
 295
 296 SCI_CLK_ADD(clk_spi0, 0, REG_AP_APB_APB_EB, BIT(5),
 297         REG_AP_CLK_SPI0_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_SPI0_CFG, BIT(0)|BIT(1),
 298         4, &clk_26m_ap0, &clk_96m, &clk_153m6, &clk_192m);
 299
 300 SCI_CLK_ADD(clk_spi1, 0, REG_AP_APB_APB_EB, BIT(6),
 301         REG_AP_CLK_SPI1_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_SPI1_CFG, BIT(0)|BIT(1),
 302         4, &clk_26m_ap0, &clk_96m, &clk_153m6, &clk_192m);
 303
 304 SCI_CLK_ADD(clk_spi2, 0, REG_AP_APB_APB_EB, BIT(7),
 305         REG_AP_CLK_SPI2_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_SPI2_CFG, BIT(0)|BIT(1),
 306         4, &clk_26m_ap0, &clk_96m, &clk_153m6, &clk_192m);
 307
 308 SCI_CLK_ADD(clk_iis0, 0, REG_AP_APB_APB_EB, BIT(1),
 309         REG_AP_CLK_IIS0_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_IIS0_CFG, BIT(0)|BIT(1),
 310         3, &clk_26m_ap, &clk_51m2, &clk_128m);
 311
 312 SCI_CLK_ADD(clk_iis1, 0, REG_AP_APB_APB_EB, BIT(2),
 313         REG_AP_CLK_IIS1_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_IIS1_CFG, BIT(0)|BIT(1),
 314         3, &clk_26m_ap, &clk_51m2, &clk_128m);
 315
 316 SCI_CLK_ADD(clk_iis2, 0, REG_AP_APB_APB_EB, BIT(3),
 317         REG_AP_CLK_IIS2_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_IIS2_CFG, BIT(0)|BIT(1),
 318         3, &clk_26m_ap, &clk_51m2, &clk_128m);
 319 #if 0
 320 SCI_CLK_ADD(clk_iis3, 0, REG_AP_APB_APB_EB, BIT(4),
 321         REG_AP_CLK_IIS3_CFG, BIT(8)|BIT(9)|BIT(10), REG_AP_CLK_IIS3_CFG, BIT(0)|BIT(1),
 322         3, &clk_26m_ap, &clk_51m2, &clk_128m);
 323
 324 SCI_CLK_ADD(clk_gpu, 0, REG_AON_APB_APB_EB0, BIT(27),
 325         REG_GPU_CLK_GPU_CFG, BIT(8)|BIT(9), REG_GPU_CLK_GPU_CFG, BIT(0)|BIT(1),
 326         4, &clk_208m, &clk_256m, &clk_300m, &clk_312m);
 327
 328 SCI_CLK_ADD(clk_mm_ahb, 0, REG_AON_APB_APB_EB0, BIT(25),
 329         0, 0, REG_MM_CLK_MM_AHB_CFG, BIT(0)|BIT(1),
 330         4, &clk_26m_rf0, &clk_96m, &clk_128m, &clk_153m6);
 331
 332 SCI_CLK_ADD(clk_sensor, 0, REG_MM_AHB_GEN_CKG_CFG, BIT(2),
 333         REG_MM_CLK_SENSOR_CFG, BIT(8)|BIT(9)|BIT(10), REG_MM_CLK_SENSOR_CFG, BIT(0)|BIT(1),
 334         4, &clk_26m_rf0, &clk_48m, &clk_76m8, &clk_96m);
 335
 336 SCI_CLK_ADD(clk_ccir_in, 64000000, REG_MM_CLK_CCIR_CFG, BIT(16),
 337         0, 0, 0, 0, 0);
 338
 339 SCI_CLK_ADD(clk_ccir, 0, REG_MM_AHB_AHB_EB, BIT(1),
 340         0, 0, 0, 0,
 341         1, &clk_ccir_in);
 342
 343 SCI_CLK_ADD(clk_dcam, 0, REG_MM_AHB_AHB_EB, BIT(0),
 344         0, 0, REG_MM_CLK_DCAM_CFG, BIT(0)|BIT(1),
 345         4, &clk_76m8, &clk_128m, &clk_192m, &clk_256m);
 346
 347 SCI_CLK_ADD(clk_vsp, 0, REG_MM_AHB_AHB_EB, BIT(3),
 348         0, 0, REG_MM_CLK_VSP_CFG, BIT(0)|BIT(1),
 349         4, &clk_76m8, &clk_128m, &clk_192m, &clk_256m);
 350
 351 SCI_CLK_ADD(clk_isp, 0, REG_MM_AHB_AHB_EB, BIT(2),
 352         0, 0, REG_MM_CLK_ISP_CFG, BIT(0)|BIT(1),
 353         4, &clk_76m8, &clk_128m, &clk_192m, &clk_256m);
 354
 355 SCI_CLK_ADD(clk_jpg, 0, REG_MM_AHB_AHB_EB, BIT(5),
 356         0, 0, REG_MM_CLK_JPG_CFG, BIT(0)|BIT(1),
 357         4, &clk_76m8, &clk_128m, &clk_192m, &clk_256m);
 358
 359 SCI_CLK_ADD(clk_cphy_cfg, 0, REG_MM_AHB_GEN_CKG_CFG, BIT(0),
 360         0, 0, 0, 0,
 361         1, &clk_26m_rf0);
 362
 363 SCI_CLK_ADD(clk_aud, 0, REG_AON_APB_APB_EB0, BIT(18),
 364         0, 0, 0, 0,
 365         1, &clk_26m_rf0);
 366
 367 SCI_CLK_ADD(clk_audif, 0, REG_AON_APB_APB_EB0, BIT(17),
 368         0, 0, REG_AON_CLK_AUDIF_CFG, BIT(0)|BIT(1),
 369         3, &clk_26m_rf0, &clk_38m4, &clk_51m2);
 370
 371 SCI_CLK_ADD(clk_vbc, 0, REG_AON_APB_APB_EB0, BIT(19),
 372         0, 0, 0, 0,
 373         1, &clk_26m_rf0);
 374
 375 SCI_CLK_ADD(clk_fm_in, 64000000, REG_AON_CLK_FM_CFG, BIT(16),
 376         0, 0, 0, 0, 0);
 377
 378 SCI_CLK_ADD(clk_fm, 0, REG_AON_APB_APB_EB0, BIT(1),
 379         0, 0, 0, 0,
 380         1, &clk_fm_in);
 381
 382 SCI_CLK_ADD(clk_adi, 0, REG_AON_APB_APB_EB0, BIT(16),
 383         0, 0, REG_AON_CLK_ADI_CFG, BIT(0)|BIT(1),
 384         3, &clk_26m_rf0, &clk_51m2, &clk_76m8);
 385 #endif
 386 SCI_CLK_ADD(clk_aux0, 0, REG_AON_APB_APB_EB1, BIT(2),
 387         REG_AON_APB_AON_CGM_CFG, BIT(16)|BIT(17)|BIT(18)|BIT(19), REG_AON_APB_AON_CGM_CFG, BIT(0)|BIT(1)|BIT(2)|BIT(3),
 388         10, &ext_32k, &clk_26m_rf0, &clk_26m_rf1, &clk_48m, &clk_52m, &clk_51m2, &clk_37m5, &clk_40m, &clk_66m, &clk_40m);
 389
 390 SCI_CLK_ADD(clk_aux1, 0, REG_AON_APB_APB_EB1, BIT(3),
 391         REG_AON_APB_AON_CGM_CFG, BIT(20)|BIT(21)|BIT(22)|BIT(23), REG_AON_APB_AON_CGM_CFG, BIT(4)|BIT(5)|BIT(6)|BIT(7),
 392         10, &ext_32k, &clk_26m_rf0, &clk_26m_rf1, &clk_48m, &clk_52m, &clk_51m2, &clk_37m5, &clk_40m, &clk_66m, &clk_40m);
 393
 394 SCI_CLK_ADD(clk_aux2, 0, REG_AON_APB_APB_EB1, BIT(4),
 395         REG_AON_APB_AON_CGM_CFG, BIT(24)|BIT(25)|BIT(26)|BIT(27), REG_AON_APB_AON_CGM_CFG, BIT(8)|BIT(9)|BIT(10)|BIT(11),
 396         10, &ext_32k, &clk_26m_rf0, &clk_26m_rf1, &clk_48m, &clk_52m, &clk_51m2, &clk_37m5, &clk_40m, &clk_66m, &clk_40m);
 397 #if 0
 398 SCI_CLK_ADD(clk_pwm0, 0, REG_AON_APB_APB_EB0, BIT(4),
 399         0, 0, REG_AON_CLK_PWM0_CFG, BIT(0),
 400         2, &ext_32k, &clk_26m_rf0);
 401
 402 SCI_CLK_ADD(clk_pwm1, 0, REG_AON_APB_APB_EB0, BIT(5),
 403         0, 0, REG_AON_CLK_PWM1_CFG, BIT(0),
 404         2, &ext_32k, &clk_26m_rf0);
 405
 406 SCI_CLK_ADD(clk_pwm2, 0, REG_AON_APB_APB_EB0, BIT(6),
 407         0, 0, REG_AON_CLK_PWM2_CFG, BIT(0),
 408         2, &ext_32k, &clk_26m_rf0);
 409
 410 SCI_CLK_ADD(clk_pwm3, 0, REG_AON_APB_APB_EB0, BIT(7),
 411         0, 0, REG_AON_CLK_PWM3_CFG, BIT(0),
 412         2, &ext_32k, &clk_26m_rf0);
 413
 414 SCI_CLK_ADD(clk_efuse, 0, REG_AON_APB_APB_EB0, BIT(13),
 415         0, 0, 0, 0,
 416         1, &clk_26m_rf0);
 417
 418 SCI_CLK_ADD(clk_dap, 0, REG_AON_APB_APB_EB0, BIT(30),
 419         0, 0, REG_AON_CLK_CA7_DAP_CFG, BIT(0)|BIT(1),
 420         4, &clk_26m_rf0, &clk_76m8, &clk_128m, &clk_153m6);
 421
 422 SCI_CLK_ADD(clk_ts, 0, REG_AON_APB_APB_EB0, BIT(28),
 423         0, 0, REG_AON_CLK_CA7_TS_CFG, BIT(0)|BIT(1),
 424         4, &ext_32k, &clk_26m_rf0, &clk_128m, &clk_153m6);
 425
 426 SCI_CLK_ADD(clk_mspi, 0, REG_AON_APB_APB_EB0, BIT(23),
 427         0, 0, REG_AON_CLK_MSPI_CFG, BIT(0)|BIT(1),
 428         3, &clk_52m, &clk_76m8, &clk_96m);
 429
 430 SCI_CLK_ADD(clk_i2c, 0, REG_AON_APB_APB_EB0, BIT(31),
 431         0, 0, REG_AON_CLK_I2C_CFG, BIT(0)|BIT(1),
 432         4, &clk_26m_rf0, &clk_48m, &clk_51m2, &clk_96m);
 433
 434 SCI_CLK_ADD(clk_avs0, 0, REG_AON_APB_APB_EB0, BIT(6),
 435         0, 0, REG_AON_CLK_AVS0_CFG, BIT(0)|BIT(1),
 436         4, &clk_26m_rf0, &clk_48m, &clk_51m2, &clk_96m);
 437
 438 SCI_CLK_ADD(clk_avs1, 0, REG_AON_APB_APB_EB0, BIT(7),
 439         0, 0, REG_AON_CLK_AVS1_CFG, BIT(0)|BIT(1),
 440         4, &clk_26m_rf0, &clk_48m, &clk_51m2, &clk_96m);
 441 #endif
 442 #endif