arch/arm/include/asm/arch-sc8830/chip_x35/sprd_reg_aon_clk.h

   1 /*
   2  * Copyright (C) 2014-2015 Spreadtrum Communications Inc.
   3  *
   4  * This file is dual-licensed: you can use it either under the terms
   5  * of the GPL or the X11 license, at your option. Note that this dual
   6  * licensing only applies to this file, and not this project as a
   7  * whole.
   8  *
   9  */
  10
  11 #ifndef __REGS_AON_CLK_H__
  12 #define __REGS_AON_CLK_H__
  13
  14 #define REGS_AON_CLK
  15
  16 /* registers definitions for controller REGS_AON_CLK */
  17 #define REG_AON_CLK_PUB_AHB_CFG         SCI_ADDR(SPRD_AONCKG_PHYS, 0x0020)
  18 #define REG_AON_CLK_EMC_CFG             SCI_ADDR(SPRD_AONCKG_PHYS, 0x0024)
  19 #define REG_AON_CLK_AON_APB_CFG         SCI_ADDR(SPRD_AONCKG_PHYS, 0x0028)
  20 #define REG_AON_CLK_AUDIF_CFG           SCI_ADDR(SPRD_AONCKG_PHYS, 0x002c)
  21 #define REG_AON_CLK_FM_CFG              SCI_ADDR(SPRD_AONCKG_PHYS, 0x0030)
  22 #define REG_AON_CLK_ADI_CFG             SCI_ADDR(SPRD_AONCKG_PHYS, 0x0034)
  23 #define REG_AON_CLK_PWM0_CFG            SCI_ADDR(SPRD_AONCKG_PHYS, 0x0038)
  24 #define REG_AON_CLK_PWM1_CFG            SCI_ADDR(SPRD_AONCKG_PHYS, 0x003c)
  25 #define REG_AON_CLK_PWM2_CFG            SCI_ADDR(SPRD_AONCKG_PHYS, 0x0040)
  26 #define REG_AON_CLK_PWM3_CFG            SCI_ADDR(SPRD_AONCKG_PHYS, 0x0044)
  27 #define REG_AON_CLK_CA7_DAP_CFG         SCI_ADDR(SPRD_AONCKG_PHYS, 0x0048)
  28 #define REG_AON_CLK_CA7_TS_CFG          SCI_ADDR(SPRD_AONCKG_PHYS, 0x004c)
  29 #define REG_AON_CLK_MSPI_CFG            SCI_ADDR(SPRD_AONCKG_PHYS, 0x0050)
  30 #define REG_AON_CLK_I2C_CFG             SCI_ADDR(SPRD_AONCKG_PHYS, 0x0054)
  31 #define REG_AON_CLK_AVS0_CFG            SCI_ADDR(SPRD_AONCKG_PHYS, 0x0058)
  32 #define REG_AON_CLK_AVS1_CFG            SCI_ADDR(SPRD_AONCKG_PHYS, 0x005c)
  33
  34 /* vars definitions for controller REGS_AON_CLK */
  35 #define PUB_AHB_CLK_SEL_SHIFT           (0x0)
  36 #define PUB_AHB_CLK_SEL_MASK            (0x3 << PUB_AHB_CLK_SEL_SHIFT)
  37
  38 #define PUB_APB_CLK_SEL_SHIFT           (0x0)
  39 #define PUB_APB_CLK_SEL_MASK            (0x3 << PUB_AHB_CLK_SEL_SHIFT)
  40 #endif //__REGS_AON_CLK_H__