arch/arm/include/asm/arch-sc8830/__sc2711_regulator_map.h

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  13  *
  14  *************************************************
  15  * Automatically generated C header: do not edit *
  16  *************************************************
  17  */
  18
  19 /*
  20  * Regulator (0)Name, Regulator (1)Type, Power Off (2)Ctrl and (3)Bit, Power On (4)Ctrl and (5)Bit, Sleep (6)Ctrl and (7)Bit,
  21  * Voltage Trimming (8)Ctrl and (9)Bits, Calibration (10)Ctrl and (11)Bits,
  22  * Voltage (12)Default, Voltage (13)Ctrl and (14)Bits, Voltage Select (15)Count and Voltage (16)List[ ... ...]
  23  */
  24
  25         SCI_REGU_REG(vddcore, 2, ANA_REG_GLB_LDO_DCDC_PD, BIT(9), 0, 0, 0, 0,
  26         ANA_REG_GLB_DCDC_CORE_ADI, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4), ANA_REG_GLB_LDO_V_CTRL10, BIT(16)|BIT(18)|BIT(19),
  27         1100, ANA_REG_GLB_DCDC_CORE_ADI, BIT(5)|BIT(6)|BIT(7), 8, 1100, 700, 800, 900, 1000, 650, 1200, 1300);
  28
  29         SCI_REGU_REG(vddarm, 2, ANA_REG_GLB_LDO_DCDC_PD, BIT(10), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(8),
  30         ANA_REG_GLB_DCDC_ARM_ADI, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4), ANA_REG_GLB_LDO_V_CTRL10, BIT(17)|BIT(18)|BIT(19),
  31         1200, ANA_REG_GLB_DCDC_ARM_ADI, BIT(5)|BIT(6)|BIT(7), 8, 1100, 700, 800, 900, 1000, 650, 1200, 1300);
  32
  33         SCI_REGU_REG(vddmem, 2, ANA_REG_GLB_LDO_DCDC_PD, BIT(11), 0, 0, 0, 0,
  34         ANA_REG_GLB_DCDC_MEM_ADI, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4), ANA_REG_GLB_LDO_V_CTRL10, BIT(16)|BIT(17)|BIT(18)|BIT(19),
  35         1200, ANA_REG_GLB_DCDC_MEM_ADI, BIT(5), 2, 1200, 1250);
  36
  37         SCI_REGU_REG(vddgen, 2, ANA_REG_GLB_LDO_DCDC_PD, BIT(12), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(10),
  38         ANA_REG_GLB_DCDC_GEN_ADI, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4), ANA_REG_GLB_LDO_V_CTRL10, BIT(20),
  39         2400, ANA_REG_GLB_DCDC_GEN_ADI, BIT(5)|BIT(6)|BIT(7), 8, 2200, 1800, 1900, 2000, 2100, 2300, 2400, 2500);
  40
  41         SCI_REGU_REG(vddwpa, 2, ANA_REG_GLB_LDO_PD_CTRL, BIT(10), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(9),
  42         ANA_REG_GLB_DCDC_WPA_ADI, BIT(0)|BIT(1)|BIT(2), ANA_REG_GLB_LDO_V_CTRL10, BIT(16)|BIT(20),
  43         0, 0, 0, 0);
  44
  45         SCI_REGU_REG(vdd18, 0, ANA_REG_GLB_LDO_DCDC_PD, BIT(1), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(0),
  46         ANA_REG_GLB_LDO_V_CTRL9, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14), ANA_REG_GLB_LDO_V_CTRL10, BIT(1)|BIT(16)|BIT(18)|BIT(20),
  47         1800, 0, 0, 2, 1150, 6250);
  48
  49         SCI_REGU_REG(vdd28, 0, ANA_REG_GLB_LDO_DCDC_PD, BIT(2), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(1),
  50         ANA_REG_GLB_LDO_V_CTRL3, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7), ANA_REG_GLB_LDO_V_CTRL10, BIT(8)|BIT(10)|BIT(16)|BIT(17)|BIT(18)|BIT(20),
  51         0, 0, 0, 2, 1200, 10000);
  52
  53         SCI_REGU_REG(vdd25, 0, ANA_REG_GLB_LDO_DCDC_PD, BIT(3), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(2),
  54         ANA_REG_GLB_LDO_V_CTRL3, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15), ANA_REG_GLB_LDO_V_CTRL10, BIT(4)|BIT(17)|BIT(18)|BIT(20),
  55         2500, 0, 0, 2, 1200, 10000);
  56
  57         SCI_REGU_REG(vddrf0, 0, ANA_REG_GLB_LDO_DCDC_PD, BIT(8), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(7),
  58         ANA_REG_GLB_LDO_V_CTRL0, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7), ANA_REG_GLB_LDO_V_CTRL10, BIT(8)|BIT(9)|BIT(10)|BIT(16)|BIT(17)|BIT(18)|BIT(20),
  59         2800, 0, 0, 2, 1200, 10000);
  60
  61         SCI_REGU_REG(vddcon, 0, ANA_REG_GLB_LDO_DCDC_PD, BIT(4), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(3),
  62         ANA_REG_GLB_LDO_V_CTRL6, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15), ANA_REG_GLB_LDO_V_CTRL10, BIT(8)|BIT(9)|BIT(16)|BIT(17)|BIT(18)|BIT(20),
  63         2850, 0, 0, 2, 1200, 10000);
  64
  65         SCI_REGU_REG(vdddcxo, 0, ANA_REG_GLB_LDO_DCDC_PD, BIT(5), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(4),
  66         ANA_REG_GLB_LDO_V_CTRL8, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15), ANA_REG_GLB_LDO_V_CTRL10, BIT(9)|BIT(10)|BIT(16)|BIT(17)|BIT(18)|BIT(20),
  67         1800, 0, 0, 2, 1200, 10000);
  68
  69         SCI_REGU_REG(vddemmcio, 0, ANA_REG_GLB_LDO_DCDC_PD, BIT(6), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(5),
  70         ANA_REG_GLB_LDO_V_CTRL2, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6), ANA_REG_GLB_LDO_V_CTRL10, BIT(0)|BIT(1)|BIT(16)|BIT(18)|BIT(20),
  71         1800, 0, 0, 2, 1150, 6250);
  72
  73         SCI_REGU_REG(vddemmccore, 0, ANA_REG_GLB_LDO_DCDC_PD, BIT(7), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL0, BIT(6),
  74         ANA_REG_GLB_LDO_V_CTRL7, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15), ANA_REG_GLB_LDO_V_CTRL10, BIT(9)|BIT(16)|BIT(17)|BIT(18)|BIT(20),
  75         3000, 0, 0, 2, 1200, 10000);
  76
  77         SCI_REGU_REG(vddsd, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(0), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(0),
  78         ANA_REG_GLB_LDO_V_CTRL4, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7), ANA_REG_GLB_LDO_V_CTRL10, BIT(5)|BIT(17)|BIT(18)|BIT(20),
  79         2800, 0, 0, 2, 1200, 10000);
  80
  81         SCI_REGU_REG(vddsim0, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(1), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(1),
  82         ANA_REG_GLB_LDO_V_CTRL4, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15), ANA_REG_GLB_LDO_V_CTRL10, BIT(4)|BIT(6)|BIT(17)|BIT(18)|BIT(20),
  83         1800, 0, 0, 2, 1200, 10000);
  84
  85         SCI_REGU_REG(vddsim1, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(2), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(2),
  86         ANA_REG_GLB_LDO_V_CTRL5, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7), ANA_REG_GLB_LDO_V_CTRL10, BIT(6)|BIT(17)|BIT(18)|BIT(20),
  87         1800, 0, 0, 2, 1200, 10000);
  88
  89         SCI_REGU_REG(vddsim2, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(3), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(3),
  90         ANA_REG_GLB_LDO_V_CTRL5, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15), ANA_REG_GLB_LDO_V_CTRL10, BIT(4)|BIT(5)|BIT(17)|BIT(18)|BIT(20),
  91         1800, 0, 0, 2, 1200, 10000);
  92
  93         SCI_REGU_REG(vddcama, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(4), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(4),
  94         ANA_REG_GLB_LDO_V_CTRL6, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7), ANA_REG_GLB_LDO_V_CTRL10, BIT(8)|BIT(16)|BIT(17)|BIT(18)|BIT(20),
  95         2800, 0, 0, 2, 1200, 10000);
  96
  97         SCI_REGU_REG(vddcamd, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(5), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(5),
  98         ANA_REG_GLB_LDO_V_CTRL1, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6), ANA_REG_GLB_LDO_V_CTRL10, BIT(2)|BIT(16)|BIT(18)|BIT(20),
  99         1500, 0, 0, 2, 1150, 6250);
 100
 101         SCI_REGU_REG(vddcamio, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(6), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(6),
 102         ANA_REG_GLB_LDO_V_CTRL1, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14), ANA_REG_GLB_LDO_V_CTRL10, BIT(0)|BIT(16)|BIT(18)|BIT(20),
 103         1800, 0, 0, 2, 1150, 6250);
 104
 105         SCI_REGU_REG(vddcammot, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(7), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(7),
 106         ANA_REG_GLB_LDO_V_CTRL7, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7), ANA_REG_GLB_LDO_V_CTRL10, BIT(10)|BIT(16)|BIT(17)|BIT(18)|BIT(20),
 107         2800, 0, 0, 2, 1200, 10000);
 108
 109         SCI_REGU_REG(vddusb, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(8), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(8),
 110         ANA_REG_GLB_LDO_V_CTRL9, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7), ANA_REG_GLB_LDO_V_CTRL10, BIT(5)|BIT(6)|BIT(17)|BIT(18)|BIT(20),
 111         3300, 0, 0, 2, 1200, 10000);
 112
 113         SCI_REGU_REG(vddclsg, 0, ANA_REG_GLB_LDO_PD_CTRL, BIT(9), 0, 0, ANA_REG_GLB_PWR_SLP_CTRL1, BIT(9),
 114         ANA_REG_GLB_LDO_V_CTRL2, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15), 0, 0,
 115         1800, 0, 0, 2, 1200, 10000);
 116
 117         SCI_REGU_REG(led_flash, 4, 0, 0, ANA_REG_GLB_FLASH_CTRL, BIT(15), 0, 0,
 118         ANA_REG_GLB_FLASH_CTRL, BIT(4)|BIT(5)|BIT(6), 0, 0,
 119         4000, ANA_REG_GLB_FLASH_CTRL, BIT(0)|BIT(1)|BIT(2)|BIT(3), 0);
 120