arch/arm/include/asm/arch-sc8825/regs_ana_glb.h

   1 /*
   2  * Copyright (C) 2012 Spreadtrum Communications Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or
   5  * modify it under the terms of the GNU General Public License
   6  * as published by the Free Software Foundation; either version 2
   7  * of the License, or (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13  *
  14  *************************************************
  15  * Automatically generated C header: do not edit *
  16  *************************************************
  17  */
  18
  19 #ifndef __ANA_REGS_GLB_H__
  20 #define __ANA_REGS_GLB_H__
  21
  22 #define ANA_REGS_GLB
  23
  24 /* registers definitions for controller ANA_REGS_GLB */
  25 #define ANA_REG_GLB_ANA_APB_CLK_EN      SCI_ADDR(ANA_REGS_GLB_BASE, 0x000)
  26 #define ANA_REG_GLB_ANA_APB_ARM_RST     SCI_ADDR(ANA_REGS_GLB_BASE, 0x004)
  27 #define ANA_REG_GLB_LDO_PD_SET          SCI_ADDR(ANA_REGS_GLB_BASE, 0x008)
  28 #define ANA_REG_GLB_LDO_PD_RST          SCI_ADDR(ANA_REGS_GLB_BASE, 0x00c)
  29 #define ANA_REG_GLB_LDO_PD_CTRL0        SCI_ADDR(ANA_REGS_GLB_BASE, 0x010)
  30 #define ANA_REG_GLB_LDO_PD_CTRL1        SCI_ADDR(ANA_REGS_GLB_BASE, 0x014)
  31 #define ANA_REG_GLB_LDO_VCTRL0          SCI_ADDR(ANA_REGS_GLB_BASE, 0x018)
  32 #define ANA_REG_GLB_LDO_VCTRL1          SCI_ADDR(ANA_REGS_GLB_BASE, 0x01c)
  33 #define ANA_REG_GLB_LDO_VCTRL2          SCI_ADDR(ANA_REGS_GLB_BASE, 0x020)
  34 #define ANA_REG_GLB_LDO_VCTRL3          SCI_ADDR(ANA_REGS_GLB_BASE, 0x024)
  35 #define ANA_REG_GLB_LDO_VCTRL4          SCI_ADDR(ANA_REGS_GLB_BASE, 0x028)
  36 #define ANA_REG_GLB_LDO_SLP_CTRL0       SCI_ADDR(ANA_REGS_GLB_BASE, 0x030)
  37 #define ANA_REG_GLB_LDO_SLP_CTRL1       SCI_ADDR(ANA_REGS_GLB_BASE, 0x034)
  38 #define ANA_REG_GLB_LDO_SLP_CTRL2       SCI_ADDR(ANA_REGS_GLB_BASE, 0x038)
  39 #define ANA_REG_GLB_LDO_SLP_CTRL3       SCI_ADDR(ANA_REGS_GLB_BASE, 0x03c)
  40 #define ANA_REG_GLB_DCDC_CTRL0          SCI_ADDR(ANA_REGS_GLB_BASE, 0x040)
  41 #define ANA_REG_GLB_DCDC_CTRL1          SCI_ADDR(ANA_REGS_GLB_BASE, 0x044)
  42 #define ANA_REG_GLB_DCDC_CTRL2          SCI_ADDR(ANA_REGS_GLB_BASE, 0x048)
  43 #define ANA_REG_GLB_DCDC_CTRL_DS        SCI_ADDR(ANA_REGS_GLB_BASE, 0x04c)
  44 #define ANA_REG_GLB_DCDC_CTRL_CAL       SCI_ADDR(ANA_REGS_GLB_BASE, 0x050)
  45 #define ANA_REG_GLB_PLL_CTRL            SCI_ADDR(ANA_REGS_GLB_BASE, 0x054)
  46 #define ANA_REG_GLB_APLLMN              SCI_ADDR(ANA_REGS_GLB_BASE, 0x058)
  47 #define ANA_REG_GLB_APLLWAIT            SCI_ADDR(ANA_REGS_GLB_BASE, 0x05c)
  48 #define ANA_REG_GLB_RTC_CTRL            SCI_ADDR(ANA_REGS_GLB_BASE, 0x060)
  49 #define ANA_REG_GLB_BUF26M_CTRL         SCI_ADDR(ANA_REGS_GLB_BASE, 0x064)
  50 #define ANA_REG_GLB_CHGR_CTRL0          SCI_ADDR(ANA_REGS_GLB_BASE, 0x068)
  51 #define ANA_REG_GLB_CHGR_CTRL1          SCI_ADDR(ANA_REGS_GLB_BASE, 0x06c)
  52 #define ANA_REG_GLB_LED_CTRL            SCI_ADDR(ANA_REGS_GLB_BASE, 0x070)
  53 #define ANA_REG_GLB_VIBRATOR_CTRL0      SCI_ADDR(ANA_REGS_GLB_BASE, 0x074)
  54 #define ANA_REG_GLB_VIBRATOR_CTRL1      SCI_ADDR(ANA_REGS_GLB_BASE, 0x078)
  55 #define ANA_REG_GLB_ARM_AUD_CLK_RST     SCI_ADDR(ANA_REGS_GLB_BASE, 0x07c)
  56 #define ANA_REG_GLB_ANA_MIXED_CTRL      SCI_ADDR(ANA_REGS_GLB_BASE, 0x080)
  57 #define ANA_REG_GLB_ANA_STATUS          SCI_ADDR(ANA_REGS_GLB_BASE, 0x084)
  58 #define ANA_REG_GLB_RST_STATUS          SCI_ADDR(ANA_REGS_GLB_BASE, 0x088)
  59 #define ANA_REG_GLB_MCU_WR_PROT         SCI_ADDR(ANA_REGS_GLB_BASE, 0x08c)
  60 #define ANA_REG_GLB_VIBR_WR_PROT        SCI_ADDR(ANA_REGS_GLB_BASE, 0x090)
  61 #define ANA_REG_GLB_INT_GPI_DEBUG       SCI_ADDR(ANA_REGS_GLB_BASE, 0x094)
  62 #define ANA_REG_GLB_HWRST_RTC           SCI_ADDR(ANA_REGS_GLB_BASE, 0x098)
  63 #define ANA_REG_GLB_DCDCOTP_CTRL        SCI_ADDR(ANA_REGS_GLB_BASE, 0x09c)
  64 #define ANA_REG_GLB_POR_SRC_STAT        SCI_ADDR(ANA_REGS_GLB_BASE, 0x0a0)
  65 #define ANA_REG_GLB_POR_SRC_FLAG_CLR    SCI_ADDR(ANA_REGS_GLB_BASE, 0x0a4)
  66 #define ANA_REG_GLB_HW_REBOOT_CTRL      SCI_ADDR(ANA_REGS_GLB_BASE, 0x0a8)
  67 #define ANA_REG_GLB_DCDCARM_CTRL0       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0ac)
  68 #define ANA_REG_GLB_DCDCARM_CTRL1       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0b0)
  69 #define ANA_REG_GLB_DCDCARM_CTRL2       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0b4)
  70 #define ANA_REG_GLB_DCDCARM_CTRL_CAL    SCI_ADDR(ANA_REGS_GLB_BASE, 0x0b8)
  71 #define ANA_REG_GLB_DCDCMEM_CTRL0       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0bc)
  72 #define ANA_REG_GLB_DCDCMEM_CTRL1       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0c0)
  73 #define ANA_REG_GLB_DCDCMEM_CTRL2       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0c4)
  74 #define ANA_REG_GLB_DCDCMEM_CTRL_CAL    SCI_ADDR(ANA_REGS_GLB_BASE, 0x0c8)
  75 #define ANA_REG_GLB_DDR2_BUF_CTRL0_DS   SCI_ADDR(ANA_REGS_GLB_BASE, 0x0cc)
  76 #define ANA_REG_GLB_DDR2_BUF_CTRL1_DS   SCI_ADDR(ANA_REGS_GLB_BASE, 0x0d0)
  77 #define ANA_REG_GLB_EFS_PROT            SCI_ADDR(ANA_REGS_GLB_BASE, 0x0d4)
  78 #define ANA_REG_GLB_EFS_CTRL            SCI_ADDR(ANA_REGS_GLB_BASE, 0x0d8)
  79 #define ANA_REG_GLB_DCDCLDO_CTRL0       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0dc)
  80 #define ANA_REG_GLB_DCDCLDO_CTRL1       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0e0)
  81 #define ANA_REG_GLB_DCDCLDO_CTRL2       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0e4)
  82 #define ANA_REG_GLB_DCDCLDO_CTRL_CAL    SCI_ADDR(ANA_REGS_GLB_BASE, 0x0e8)
  83 #define ANA_REG_GLB_AFUSE_CTRL          SCI_ADDR(ANA_REGS_GLB_BASE, 0x0ec)
  84 #define ANA_REG_GLB_AFUSE_OUT_LOW       SCI_ADDR(ANA_REGS_GLB_BASE, 0x0f0)
  85 #define ANA_REG_GLB_AFUSE_OUT_HIGH      SCI_ADDR(ANA_REGS_GLB_BASE, 0x0f4)
  86 #define ANA_REG_GLB_CHIP_ID_LOW         SCI_ADDR(ANA_REGS_GLB_BASE, 0x0f8)
  87 #define ANA_REG_GLB_CHIP_ID_HIGH        SCI_ADDR(ANA_REGS_GLB_BASE, 0x0fc)
  88
  89 /* bits definitions for register ANA_REG_GLB_ANA_APB_CLK_EN */
  90 #define BIT_ANA_CHGRWDG_EB              ( BIT(15) )
  91 #define BIT_ANA_CLK_AUXAD_EN            ( BIT(14) )
  92 #define BIT_ANA_CLK_AUXADC_EN           ( BIT(13) )
  93 #define BIT_ANA_RTC_TPC_EB              ( BIT(12) )
  94 #define BIT_ANA_RTC_EIC_EB              ( BIT(11) )
  95 #define BIT_ANA_RTC_WDG_EB              ( BIT(10) )
  96 #define BIT_ANA_RTC_RTC_EB              ( BIT(9) )
  97 #define BIT_ANA_RTC_ARCH_EB             ( BIT(8) )
  98 #define BIT_ANA_PINREG_EB               ( BIT(7) )
  99 #define BIT_ANA_GPIO_EB                 ( BIT(6) )
 100 #define BIT_ANA_ADC_EB                  ( BIT(5) )
 101 #define BIT_ANA_TPC_EB                  ( BIT(4) )
 102 #define BIT_ANA_EIC_EB                  ( BIT(3) )
 103 #define BIT_ANA_WDG_EB                  ( BIT(2) )
 104 #define BIT_ANA_RTC_EB                  ( BIT(1) )
 105 #define BIT_ANA_APB_ARCH_EB             ( BIT(0) )
 106
 107 /* bits definitions for register ANA_REG_GLB_ANA_APB_ARM_RST */
 108 #define BIT_ANA_GPIO_SOFT_RST           ( BIT(7) )
 109 #define BIT_ANA_EIC_SOFT_RST            ( BIT(6) )
 110 #define BIT_ANA_TPC_SOFT_RST            ( BIT(5) )
 111 #define BIT_ANA_ADC_SOFT_RST            ( BIT(4) )
 112 #define BIT_ANA_WDG_SOFT_RST            ( BIT(3) )
 113 #define BIT_ANA_CHGWDG_SOFT_RST         ( BIT(2) )
 114 #define BIT_ANA_RTC_SOFT_RST            ( BIT(0) )
 115
 116 /* bits definitions for register ANA_REG_GLB_LDO_PD_SET */
 117 #define BIT_DCDC_LDO_PD                 ( BIT(9) )
 118 #define BIT_LDO_VDD25_PD                ( BIT(8) )
 119 #define BIT_LDO_VDD18_PD                ( BIT(7) )
 120 #define BIT_LDO_VDD28_PD                ( BIT(6) )
 121 #define BIT_LDO_VDDAVDDBB_PD            ( BIT(5) )
 122 #define BIT_LDO_RF_PD                   ( BIT(4) )
 123 #define BIT_DCDC_MEM_PD                 ( BIT(3) )
 124 #define BIT_DCDC_ARM_PD                 ( BIT(2) )
 125 #define BIT_DCDC_PD                     ( BIT(1) )
 126 #define BIT_BG_PD                       ( BIT(0) )
 127
 128 /* bits definitions for register ANA_REG_GLB_LDO_PD_RST */
 129 #define BIT_DCDC_LDO_RST                ( BIT(9) )
 130 #define BIT_LDO_VDD25_RST               ( BIT(8) )
 131 #define BIT_LDO_VDD18_RST               ( BIT(7) )
 132 #define BIT_LDO_VDD28_RST               ( BIT(6) )
 133 #define BIT_LDO_VDDAVDDBB_RST           ( BIT(5) )
 134 #define BIT_LDO_RF_RST                  ( BIT(4) )
 135 #define BIT_DCDC_MEM_RST                ( BIT(3) )
 136 #define BIT_DCDC_ARM_RST                ( BIT(2) )
 137 #define BIT_DCDC_RST                    ( BIT(1) )
 138 #define BIT_BG_RST                      ( BIT(0) )
 139
 140 /* bits definitions for register ANA_REG_GLB_LDO_PD_CTRL0 */
 141 #define BIT_LDO_BP_CAMMOT_RST           ( BIT(15) )
 142 #define BIT_LDO_BPCAMMOT                ( BIT(14) )
 143 #define BIT_LDO_BPCAMA_RST              ( BIT(13) )
 144 #define BIT_LDO_BPCAMA                  ( BIT(12) )
 145 #define BIT_LDO_BPCAMIO_RST             ( BIT(11) )
 146 #define BIT_LDO_BPCAMIO                 ( BIT(10) )
 147 #define BIT_LDO_BPCAMCORE_RST           ( BIT(9) )
 148 #define BIT_LDO_BPCAMCORE               ( BIT(8) )
 149 #define BIT_LDO_BPSIM1_RST              ( BIT(7) )
 150 #define BIT_LDO_BPSIM1                  ( BIT(6) )
 151 #define BIT_LDO_BPSIM0_RST              ( BIT(5) )
 152 #define BIT_LDO_BPSIM0                  ( BIT(4) )
 153 #define BIT_LDO_BPUSB_RST               ( BIT(1) )
 154 #define BIT_LDO_BPUSB                   ( BIT(0) )
 155
 156 /* bits definitions for register ANA_REG_GLB_LDO_PD_CTRL1 */
 157 #define BIT_LDO_BPCMMB1V2_RST           ( BIT(13) )
 158 #define BIT_LDO_BPCMMB1V2               ( BIT(12) )
 159 #define BIT_LDO_BPCMMB1P8_RST           ( BIT(11) )
 160 #define BIT_LDO_BPCMMB1P8               ( BIT(10) )
 161 #define BIT_LDO_BPVDD3V_RST             ( BIT(7) )
 162 #define BIT_LDO_BPVDD3V                 ( BIT(6) )
 163 #define BIT_LDO_BPSD3_RST               ( BIT(5) )
 164 #define BIT_LDO_BPSD3                   ( BIT(4) )
 165 #define BIT_LDO_BPSD1_RST               ( BIT(3) )
 166 #define BIT_LDO_BPSD1                   ( BIT(2) )
 167 #define BIT_LDO_BPSD0_RST               ( BIT(1) )
 168 #define BIT_LDO_BPSD0                   ( BIT(0) )
 169
 170 /* bits definitions for register ANA_REG_GLB_LDO_VCTRL0 */
 171 #define BITS_LDO_AVDDBB_VCTL(_x_)       ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 172 #define BITS_LDO_RF_VCTL(_x_)           ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 173 #define BITS_LDO_RTC_VCTL(_x_)          ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)) )
 174
 175 /* bits definitions for register ANA_REG_GLB_LDO_VCTRL1 */
 176 #define BITS_LDO_USB_VCTL(_x_)          ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 177 #define BITS_LDO_VDD3V_VCTL(_x_)        ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 178 #define BITS_LDO_SIM1_VCTL(_x_)         ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 179 #define BITS_LDO_SIM0_VCTL(_x_)         ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)) )
 180
 181 /* bits definitions for register ANA_REG_GLB_LDO_VCTRL2 */
 182 #define BITS_LDO_CAMMOT_VCTL(_x_)       ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 183 #define BITS_LDO_CAMA_VCTL(_x_)         ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 184 #define BITS_LDO_CAMIO_VCTL(_x_)        ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 185 #define BITS_LDO_CAMCORE_VCTL(_x_)      ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)) )
 186
 187 /* bits definitions for register ANA_REG_GLB_LDO_VCTRL3 */
 188 #define BITS_LDO_SD0_VCTL(_x_)          ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 189 #define BITS_LDO_VDD25_VCTL(_x_)        ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 190 #define BITS_LDO_VDD18_VCTL(_x_)        ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 191 #define BITS_LDO_VDD28_VCTL(_x_)        ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)) )
 192
 193 /* bits definitions for register ANA_REG_GLB_LDO_VCTRL4 */
 194 #define BITS_LDO_CMMB1V2_VCTL(_x_)      ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 195 #define BITS_LDO_CMMB1P8_VCTL(_x_)      ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 196 #define BITS_LDO_SD3_VCTL(_x_)          ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 197 #define BITS_LDO_SD1_VCTL(_x_)          ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)) )
 198
 199 /* bits definitions for register ANA_REG_GLB_LDO_SLP_CTRL0 */
 200 #define BIT_LDOSD3_BP_EN                ( BIT(15) )
 201 #define BIT_LDOSD1_BP_EN                ( BIT(14) )
 202 #define BIT_LDOVDD25_BP_EN              ( BIT(13) )
 203 #define BIT_LDOVDD18_BP_EN              ( BIT(12) )
 204 #define BIT_LDOVDD28_BP_EN              ( BIT(11) )
 205 #define BIT_LDOVAVDDBB_BP_EN            ( BIT(10) )
 206 #define BIT_LDOSD0_BP_EN                ( BIT(9) )
 207 #define BIT_LDOCAMMOT_BP_EN             ( BIT(8) )
 208 #define BIT_LDOCAMA_BP_EN               ( BIT(7) )
 209 #define BIT_LDOCAMIO_BP_EN              ( BIT(6) )
 210 #define BIT_LDOCAMCORE_BP_EN            ( BIT(5) )
 211 #define BIT_LDOUSB_BP_EN                ( BIT(4) )
 212 #define BIT_LDOSIM1_BP_EN               ( BIT(3) )
 213 #define BIT_LDOSIM0_BP_EN               ( BIT(2) )
 214 #define BIT_LDORF_BP_EN                 ( BIT(0) )
 215
 216 /* bits definitions for register ANA_REG_GLB_LDO_SLP_CTRL1 */
 217 #define BIT_FSM_SLPPD_EN                ( BIT(15) )
 218 #define BIT_SLP_AUDIO_AUXMICBIAS_PD_EN  ( BIT(12) )
 219 #define BIT_SLP_AUDIO_MICBIAS_PD_EN     ( BIT(11) )
 220 #define BIT_SLP_AUDIO_VBO_PD_EN         ( BIT(10) )
 221 #define BIT_SLP_AUDIO_VB_PD_EN          ( BIT(9) )
 222 #define BIT_SLP_AUDIO_BG_IBIAS_PD_EN    ( BIT(8) )
 223 #define BIT_SLP_AUDIO_BG_PD_EN          ( BIT(7) )
 224 #define BIT_SLP_AUDIO_VCMBUF_PD_EN      ( BIT(6) )
 225 #define BIT_SLP_AUDIO_VCM_PD_EN         ( BIT(5) )
 226 #define BIT_DCDC_ARM_BP_EN              ( BIT(4) )
 227 #define BIT_LDOCMMB1P8_BP_EN            ( BIT(3) )
 228 #define BIT_LDOCMMB1V2_BP_EN            ( BIT(2) )
 229 #define BIT_LDOVDD3V_BP_EN              ( BIT(1) )
 230
 231 /* bits definitions for register ANA_REG_GLB_LDO_SLP_CTRL2 */
 232 #define BITS_ARMDCDC_ISO_ON_NUM(_x_)    ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 233 #define BITS_ARMDCDC_ISO_OFF_NUM(_x_)   ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 234
 235 /* bits definitions for register ANA_REG_GLB_LDO_SLP_CTRL3 */
 236 #define BITS_ARMDCDC_PWR_ON_DLY(_x_)    ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 237
 238 /* bits definitions for register ANA_REG_GLB_DCDC_CTRL0 */
 239 #define BIT_DCDC_FRECUT_RST             ( BIT(15) )
 240 #define BIT_DCDC_FRECUT                 ( BIT(14) )
 241 #define BIT_DCDC_PFM_RST                ( BIT(13) )
 242 #define BIT_DCDC_PFM                    ( BIT(12) )
 243 #define BIT_DCDC_DCM_RST                ( BIT(11) )
 244 #define BIT_DCDC_DCM                    ( BIT(10) )
 245 #define BIT_DCDC_DEDT_EN_RST            ( BIT(9) )
 246 #define BIT_DCDC_DEDT_EN                ( BIT(8) )
 247 #define BITS_DCDC_CTL_40NM_RST(_x_)     ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)) )
 248 #define BITS_DCDC_CTL_40NM(_x_)         ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 249
 250 /* bits definitions for register ANA_REG_GLB_DCDC_CTRL1 */
 251 #define BITS_DCDC_PDRSLOW_RST(_x_)      ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 252 #define BITS_DCDC_PDRSLOW(_x_)          ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 253 #define BIT_DCDC_CL_CTRL_RST            ( BIT(7) )
 254 #define BIT_DCDC_CL_CTRL                ( BIT(6) )
 255 #define BIT_DCDC_BP_LP_EN_RST           ( BIT(5) )
 256 #define BIT_DCDC_BP_LP_EN               ( BIT(4) )
 257 #define BIT_DCDC_OSCSYCEN_SW            ( BIT(0) )
 258
 259 /* bits definitions for register ANA_REG_GLB_DCDC_CTRL2 */
 260 #define BIT_DCDC_OSCSYCEN_HW_EN         ( BIT(14) )
 261 #define BIT_DCDC_OSCSYC_DIV_EN          ( BIT(13) )
 262 #define BITS_DCDC_OSCSYC_DIV(_x_)       ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)) )
 263 #define BITS_DCDC_RESERVER_RST(_x_)     ( (_x_) << 3 & (BIT(3)|BIT(4)|BIT(5)) )
 264 #define BITS_DCDC_RESERVER(_x_)         ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 265
 266 /* bits definitions for register ANA_REG_GLB_DCDC_CTRL_DS */
 267 #define BITS_DCDC_LVL_DLY(_x_)          ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 268 #define BITS_DCDC_CTL_40NM_DS_RST(_x_)  ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)) )
 269 #define BITS_DCDC_CTL_40NM_DS(_x_)      ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 270
 271 /* bits definitions for register ANA_REG_GLB_DCDC_CTRL_CAL */
 272 #define BITS_DCDC_CAL_RST(_x_)          ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)) )
 273 #define BITS_DCDC_CAL(_x_)              ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)) )
 274
 275 /* bits definitions for register ANA_REG_GLB_PLL_CTRL */
 276 #define BIT_APLL_MN_WE                  ( BIT(3) )
 277 #define BIT_APLL_PD_EN                  ( BIT(2) )
 278 #define BIT_APLL_FORECE_PD              ( BIT(1) )
 279 #define BIT_APLL_FORECE_PD_EN           ( BIT(0) )
 280
 281 /* bits definitions for register ANA_REG_GLB_APLLMN */
 282 #define BITS_APLLM(_x_)                 ( (_x_) << 11 & (BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 283 #define BITS_APLLN(_x_)                 ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10)) )
 284
 285 /* bits definitions for register ANA_REG_GLB_APLLWAIT */
 286 #define BITS_APLLWAIT(_x_)              ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 287
 288 /* bits definitions for register ANA_REG_GLB_RTC_CTRL */
 289 #define BITS_VBATBK_RES(_x_)            ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 290 #define BITS_VBATBK_V(_x_)              ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 291 #define BITS_32K_START_CUR(_x_)         ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 292
 293 /* bits definitions for register ANA_REG_GLB_BUF26M_CTRL */
 294 #define BIT_CLK26M_NORMAL_EN            ( BIT(15) )
 295 #define BIT_SINDRV_ENA_SQUARE           ( BIT(3) )
 296 #define BIT_SINDRV_ENA                  ( BIT(2) )
 297 #define BITS_SINDRV_LVL(_x_)            ( (_x_) << 1 & (BIT(1)|BIT(2)) )
 298 #define BIT_CLIP_MODE                   ( BIT(0) )
 299
 300 /* bits definitions for register ANA_REG_GLB_CHGR_CTRL0 */
 301 #define BIT_RECHG                       ( BIT(12) )
 302 #define BIT_CHGR_PWM_EN_RST             ( BIT(11) )
 303 #define BIT_CHGR_PWM_EN                 ( BIT(10) )
 304 #define BIT_CHGR_CC_EN_RST              ( BIT(1) )
 305 #define BIT_CHGR_CC_EN                  ( BIT(0) )
 306
 307 /* bits definitions for register ANA_REG_GLB_CHGR_CTRL1 */
 308 #define BITS_CHGR_RTCCTL(_x_)           ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 309 #define BITS_CHGR_CTL(_x_)              ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 310
 311 /* bits definitions for register ANA_REG_GLB_LED_CTRL */
 312 #define BIT_KPLED_PD_RST                ( BIT(12) )
 313 #define BIT_KPLED_PD                    ( BIT(11) )
 314 #define BITS_KPLED_V(_x_)               ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)) )
 315 #define BIT_WHTLED_PD_RST               ( BIT(6) )
 316 #define BIT_WHTLED_PD                   ( BIT(5) )
 317 #define BITS_WHTLED_V(_x_)              ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)) )
 318
 319 /* bits definitions for register ANA_REG_GLB_VIBRATOR_CTRL0 */
 320 #define BITS_VIBR_STABLE_V_B(_x_)       ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 321 #define BITS_VIBR_INIT_V_A(_x_)         ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 322 #define BITS_VIBR_V_BP(_x_)             ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 323 #define BIT_VIBR_PD_RST                 ( BIT(3) )
 324 #define BIT_VIBR_PD                     ( BIT(2) )
 325 #define BIT_VIBR_BD_EN                  ( BIT(1) )
 326 #define BIT_RTC_VIBR_EN                 ( BIT(0) )
 327
 328 /* bits definitions for register ANA_REG_GLB_VIBRATOR_CTRL1 */
 329 #define BITS_VIBR_CONVERT_V_COUNT(_x_)  ( (_x_) << 0 )
 330
 331 /* bits definitions for register ANA_REG_GLB_ARM_AUD_CLK_RST */
 332 #define BIT_AUD_ARM_ACC                 ( BIT(15) )
 333 #define BIT_AUDRX_ARM_SOFT_RST          ( BIT(10) )
 334 #define BIT_AUDTX_ARM_SOFT_RST          ( BIT(9) )
 335 #define BIT_AUD_ARM_SOFT_RST            ( BIT(8) )
 336 #define BIT_AUD6M5_CLK_RX_INV_ARM_ENN   ( BIT(7) )
 337 #define BIT_AUD6M5_CLK_TX_INV_ARM_EN    ( BIT(6) )
 338 #define BIT_AUDIF_CLK_RX_INV_ARM_EN     ( BIT(5) )
 339 #define BIT_AUDIF_CLK_TXT_INV_ARM_EN    ( BIT(4) )
 340 #define BIT_CLK_AUD_6M5_ARM_EN          ( BIT(3) )
 341 #define BIT_CLK_AUDIF_ARM_EN            ( BIT(2) )
 342 #define BIT_RTC_AUD_ARM_EN              ( BIT(1) )
 343 #define BIT_AUD_ARM_EN                  ( BIT(0) )
 344
 345 /* bits definitions for register ANA_REG_GLB_ANA_MIXED_CTRL */
 346 #define BIT_PTEST_PD_SET                ( BIT(15) )
 347 #define BITS_UVHO_T_RST(_x_)            ( (_x_) << 10 & (BIT(10)|BIT(11)) )
 348 #define BITS_UVHO_T(_x_)                ( (_x_) << 8 & (BIT(8)|BIT(9)) )
 349 #define BIT_VIBR_PWR_ERR_CLR            ( BIT(7) )
 350 #define BIT_CLKBT_EN                    ( BIT(6) )
 351 #define BITS_CLK_26M_REGS0(_x_)         ( (_x_) << 4 & (BIT(4)|BIT(5)) )
 352 #define BIT_UVHO_EN_RST                 ( BIT(3) )
 353 #define BIT_UVHO_EN                     ( BIT(2) )
 354 #define BIT_OTP_EN_RST                  ( BIT(1) )
 355 #define BIT_OTP_EN                      ( BIT(0) )
 356
 357 /* bits definitions for register ANA_REG_GLB_ANA_STATUS */
 358 #define BIT_VIBR_PWR_ERR                ( BIT(15) )
 359 #define BIT_ANA_BONDOPT2                ( BIT(10) )
 360 #define BIT_STS_VIBR_PD                 ( BIT(9) )
 361 #define BIT_STS_WHTLED_PD               ( BIT(8) )
 362 #define BITS_PA_OCP_FLAG(_x_)           ( (_x_) << 6 & (BIT(6)|BIT(7)) )
 363 #define BITS_PA_OTP_OTP(_x_)            ( (_x_) << 4 & (BIT(4)|BIT(5)) )
 364 #define BIT_CHGR_ON                     ( BIT(3) )
 365 #define BIT_CHGR_STDBY                  ( BIT(2) )
 366 #define BIT_ANA_BONDOPT1                ( BIT(1) )
 367 #define BIT_ANA_BONDOPT0                ( BIT(0) )
 368
 369 /* bits definitions for register ANA_REG_GLB_RST_STATUS */
 370 #define BITS_ALL_HRST_MON(_x_)          ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 371 #define BITS_POR_HRST_MON(_x_)          ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 372 #define BITS_WDG_HRST_MON(_x_)          ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)) )
 373
 374 /* bits definitions for register ANA_REG_GLB_MCU_WR_PROT */
 375 #define BITS_MCU_WR_PROT(_x_)           ( (_x_) << 0 )
 376
 377 /* bits definitions for register ANA_REG_GLB_VIBR_WR_PROT */
 378 #define BITS_VIBR_WR_PROT(_x_)          ( (_x_) << 0 )
 379
 380 /* bits definitions for register ANA_REG_GLB_HWRST_RTC */
 381 #define BITS_HWRST_RTC_REG(_x_)         ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 382 #define BITS_HWRST_RTC_SET(_x_)         ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)) )
 383
 384 /* bits definitions for register ANA_REG_GLB_DCDCOTP_CTRL */
 385 #define BITS_DCDC_OTP_OPTION(_x_)       ( (_x_) << 14 & (BIT(14)|BIT(15)) )
 386 #define BIT_DCDC_OTP_INT_CLR            ( BIT(13) )
 387 #define BIT_DCDC_OPT_STS_RTC            ( BIT(12) )
 388 #define BIT_DCDC_OTP_EN_RST             ( BIT(9) )
 389 #define BIT_DCDC_OTP_EN                 ( BIT(8) )
 390 #define BITS_DCDC_OTP_S_RST(_x_)        ( (_x_) << 5 & (BIT(5)|BIT(6)|BIT(7)) )
 391 #define BITS_DCDC_OTP_S(_x_)            ( (_x_) << 2 & (BIT(2)|BIT(3)|BIT(4)) )
 392 #define BIT_DCDC_OTP_VBEOP_RST          ( BIT(1) )
 393 #define BIT_DCDC_OTP_VBEOP              ( BIT(0) )
 394
 395 /* bits definitions for register ANA_REG_GLB_POR_SRC_STAT */
 396 #define BIT_POR_PBCHGR_MASK_SET         ( BIT(15) )
 397 #define BIT_EXT_RSTN_FLAG               ( BIT(10) )
 398 #define BIT_CHGR_INT_FLAG               ( BIT(9) )
 399 #define BIT_PB_INT2_FLAG                ( BIT(8) )
 400 #define BIT_PB_INT_FLAG                 ( BIT(7) )
 401 #define BIT_ALARM_INT_SET               ( BIT(6) )
 402 #define BIT_CHGR_INT_1S_SET             ( BIT(5) )
 403 #define BIT_CHGR_INT_DEBC               ( BIT(4) )
 404 #define BIT_PB_INT2_1S_SET              ( BIT(3) )
 405 #define BIT_PB_INT2_DEBC                ( BIT(2) )
 406 #define BIT_PB_INT_1S_SET               ( BIT(1) )
 407 #define BIT_PB_INT_DEBC                 ( BIT(0) )
 408
 409 /* bits definitions for register ANA_REG_GLB_POR_SRC_FLAG_CLR */
 410 #define BIT_EXT_RSTN_FLAG_RST           ( BIT(3) )
 411 #define BIT_CHGR_INT_FLAG_RST           ( BIT(2) )
 412 #define BIT_PBINT2_FLAG_RST             ( BIT(1) )
 413 #define BIT_PBINT_FLAG_RST              ( BIT(0) )
 414
 415 /* bits definitions for register ANA_REG_GLB_HW_REBOOT_CTRL */
 416 #define BIT_PBINT_HW_PD_EN              ( BIT(8) )
 417 #define BIT_PBINT_6S_FLAG_CLR           ( BIT(7) )
 418 #define BIT_PBINT_6S_FLAG               ( BIT(6) )
 419 #define BITS_PBINT_HW_PD_THRESHOLD_RST(_x_)( (_x_) << 3 & (BIT(3)|BIT(4)|BIT(5)) )
 420 #define BITS_PBINT_HW_PD_THRESHOLD_SET(_x_)( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 421
 422 /* bits definitions for register ANA_REG_GLB_DCDCARM_CTRL0 */
 423 #define BIT_DCDCARM_FRECUT_RST          ( BIT(15) )
 424 #define BIT_DCDCARM_FRECUT              ( BIT(14) )
 425 #define BIT_DCDCARM_PFM_RST             ( BIT(13) )
 426 #define BIT_DCDCARM_PFM                 ( BIT(12) )
 427 #define BIT_DCDCARM_DCM_RST             ( BIT(11) )
 428 #define BIT_DCDCARM_DCM                 ( BIT(10) )
 429 #define BIT_DCDCARM_DEDT_EN_RST         ( BIT(9) )
 430 #define BIT_DCDCARM_DEDT_EN             ( BIT(8) )
 431 #define BITS_DCDCARM_CTL_RST(_x_)       ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)) )
 432 #define BITS_DCDCARM_CTL(_x_)           ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 433
 434 /* bits definitions for register ANA_REG_GLB_DCDCARM_CTRL1 */
 435 #define BITS_DCDCARM_PDRSLOW_RST(_x_)   ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 436 #define BITS_DCDCARM_PDRSLOW(_x_)       ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 437 #define BIT_DCDCARM_CL_CTRL_RST         ( BIT(7) )
 438 #define BIT_DCDCARM_CL_CTRL             ( BIT(6) )
 439 #define BIT_DCDCARM_OSCSYCEN_SW         ( BIT(0) )
 440
 441 /* bits definitions for register ANA_REG_GLB_DCDCARM_CTRL2 */
 442 #define BIT_DCDCARM_OSCSYCEN_HW_EN      ( BIT(14) )
 443 #define BIT_DCDCARM_OSCSYC_DIV_EN       ( BIT(13) )
 444 #define BITS_DCDCARM_OSCSYC_DIV(_x_)    ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)) )
 445 #define BITS_DCDCARM_RESERVER_RST(_x_)  ( (_x_) << 3 & (BIT(3)|BIT(4)|BIT(5)) )
 446 #define BITS_DCDCARM_RESERVER(_x_)      ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 447
 448 /* bits definitions for register ANA_REG_GLB_DCDCARM_CTRL_CAL */
 449 #define BITS_DCDCARM_CAL_RST(_x_)       ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)) )
 450 #define BITS_DCDCARM_CAL(_x_)           ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)) )
 451
 452 /* bits definitions for register ANA_REG_GLB_DCDCMEM_CTRL0 */
 453 #define BIT_DCDCMEM_FRECUT_RST          ( BIT(15) )
 454 #define BIT_DCDCMEM_FRECUT              ( BIT(14) )
 455 #define BIT_DCDCMEM_PFM_RST             ( BIT(13) )
 456 #define BIT_DCDCMEM_PFM                 ( BIT(12) )
 457 #define BIT_DCDCMEM_DCM_RST             ( BIT(11) )
 458 #define BIT_DCDCMEM_DCM                 ( BIT(10) )
 459 #define BIT_DCDCMEM_DEDT_EN_RST         ( BIT(9) )
 460 #define BIT_DCDCMEM_DEDT_EN             ( BIT(8) )
 461 #define BITS_DCDCMEM_CTL_40NM_RST(_x_)  ( (_x_) << 4 & (BIT(4)|BIT(5)) )
 462 #define BITS_DCDCMEM_CTL_40NM(_x_)      ( (_x_) << 0 & (BIT(0)|BIT(1)) )
 463
 464 /* bits definitions for register ANA_REG_GLB_DCDCMEM_CTRL1 */
 465 #define BITS_DCDCMEM_PDRSLOW_RST(_x_)   ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 466 #define BITS_DCDCMEM_PDRSLOW(_x_)       ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 467 #define BIT_DCDCMEM_CL_CTRL_RST         ( BIT(7) )
 468 #define BIT_DCDCMEM_CL_CTRL             ( BIT(6) )
 469 #define BIT_DCDCMEM_OSCSYCEN_SW         ( BIT(0) )
 470
 471 /* bits definitions for register ANA_REG_GLB_DCDCMEM_CTRL2 */
 472 #define BIT_DCDCMEM_OSCSYCEN_HW_EN      ( BIT(14) )
 473 #define BIT_DCDCMEM_OSCSYC_DIV_EN       ( BIT(13) )
 474 #define BITS_DCDCMEM_OSCSYC_DIV(_x_)    ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)) )
 475 #define BITS_DCDCMEM_RESERVER_RST(_x_)  ( (_x_) << 3 & (BIT(3)|BIT(4)|BIT(5)) )
 476 #define BITS_DCDCMEM_RESERVER(_x_)      ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 477
 478 /* bits definitions for register ANA_REG_GLB_DCDCMEM_CTRL_CAL */
 479 #define BITS_DCDCMEM_CAL_RST(_x_)       ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)) )
 480 #define BITS_DCDCMEM_CAL(_x_)           ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)) )
 481
 482 /* bits definitions for register ANA_REG_GLB_DDR2_BUF_CTRL0_DS */
 483 #define BITS_DDR2_BUF_CHNS_DS_RST(_x_)  ( (_x_) << 14 & (BIT(14)|BIT(15)) )
 484 #define BITS_DDR2_BUF_CHNS_DS(_x_)      ( (_x_) << 12 & (BIT(12)|BIT(13)) )
 485 #define BITS_DDR2_BUF_CHNS_RST(_x_)     ( (_x_) << 10 & (BIT(10)|BIT(11)) )
 486 #define BITS_DDR2_BUF_CHNS(_x_)         ( (_x_) << 8 & (BIT(8)|BIT(9)) )
 487 #define BITS_DDR2_BUF_S_DS_RST(_x_)     ( (_x_) << 6 & (BIT(6)|BIT(7)) )
 488 #define BITS_DDR2_BUF_S_DS(_x_)         ( (_x_) << 4 & (BIT(4)|BIT(5)) )
 489 #define BITS_DDR2_BUF_S_RST(_x_)        ( (_x_) << 2 & (BIT(2)|BIT(3)) )
 490 #define BITS_DDR2_BUF_S(_x_)            ( (_x_) << 0 & (BIT(0)|BIT(1)) )
 491
 492 /* bits definitions for register ANA_REG_GLB_DDR2_BUF_CTRL1_DS */
 493 #define BIT_DDR2_BUF_PD_HW_RST          ( BIT(3) )
 494 #define BIT_DDR2_BUF_PD_HW              ( BIT(2) )
 495 #define BIT_DDR2_BUF_PD_RST             ( BIT(1) )
 496 #define BIT_DDR2_BUF_PD                 ( BIT(0) )
 497
 498 /* bits definitions for register ANA_REG_GLB_EFS_PROT */
 499 /* write 16hC686 will set ana_efs_prot to 1; write other value will reset ana_efs_prot to 0.
 500  */
 501 #define BITS_ANA_WFS_WD(_x_)            ( (_x_) << 1 & (BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 502 #define BIT_ANA_EFS_PROT                ( BIT(0) )
 503
 504 /* bits definitions for register ANA_REG_GLB_EFS_CTRL */
 505 #define BIT_EFS_2P5V_PWR_ON             ( BIT(0) )
 506
 507 /* bits definitions for register ANA_REG_GLB_DCDCLDO_CTRL0 */
 508 #define BIT_DCDCLDO_FRECUT_RST          ( BIT(15) )
 509 #define BIT_DCDCLDO_FRECUT              ( BIT(14) )
 510 #define BIT_DCDCLDO_PFM_RST             ( BIT(13) )
 511 #define BIT_DCDCLDO_PFM                 ( BIT(12) )
 512 #define BIT_DCDCLDO_DCM_RST             ( BIT(11) )
 513 #define BIT_DCDCLDO_DCM                 ( BIT(10) )
 514 #define BIT_DCDCLDO_DEDT_EN_RST         ( BIT(9) )
 515 #define BIT_DCDCLDO_DEDT_EN             ( BIT(8) )
 516 #define BITS_DCDCLDO_CTL_RST(_x_)       ( (_x_) << 4 & (BIT(4)|BIT(5)|BIT(6)) )
 517 #define BITS_DCDCLDO_CTL(_x_)           ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 518
 519 /* bits definitions for register ANA_REG_GLB_DCDCLDO_CTRL1 */
 520 #define BITS_DCDCLDO_PDRSLOW_RST(_x_)   ( (_x_) << 12 & (BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 521 #define BITS_DCDCLDO_PDRSLOW(_x_)       ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)) )
 522 #define BIT_DCDCLDO_CL_CTRL_RST         ( BIT(7) )
 523 #define BIT_DCDCLDO_CL_CTRL             ( BIT(6) )
 524 #define BIT_DCDCLDO_OSCSYCEN_SW         ( BIT(0) )
 525
 526 /* bits definitions for register ANA_REG_GLB_DCDCLDO_CTRL2 */
 527 #define BIT_DCDCLDO_OSCSYCEN_HW_EN      ( BIT(14) )
 528 #define BIT_DCDCLDO_OSCSYC_DIV_EN       ( BIT(13) )
 529 #define BITS_DCDCLDO_OSCSYC_DIV(_x_)    ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)) )
 530 #define BITS_DCDCLDO_RESERVER_RST(_x_)  ( (_x_) << 3 & (BIT(3)|BIT(4)|BIT(5)) )
 531 #define BITS_DCDCLDO_RESERVER(_x_)      ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)) )
 532
 533 /* bits definitions for register ANA_REG_GLB_DCDCLDO_CTRL_CAL */
 534 #define BITS_DCDCLDO_CAL_RST(_x_)       ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)) )
 535 #define BITS_DCDCLDO_CAL(_x_)           ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)) )
 536
 537 /* bits definitions for register ANA_REG_GLB_AFUSE_CTRL */
 538 /* prot key is 8ha2, it must write with rd_dly value
 539  */
 540 #define BITS_AFUSE_RD_DLY_PROT(_x_)     ( (_x_) << 8 & (BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15)) )
 541 /* Software write 1 to this bit to issue an afuse read request,
 542  * and polling this bit, it will be cleared to 0 when afuse_out data successfully sampled
 543  * into AFUSE_OUT_LOW and HIGH register in the following.
 544  */
 545 #define BIT_AFUSE_RD_REQ                ( BIT(7) )
 546 #define BITS_AFUSE_RD_DLY(_x_)          ( (_x_) << 0 & (BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)) )
 547
 548 #define SHFT_AFUSE_RD_DLY               ( 0 )
 549 #define MASK_AFUSE_RD_DLY               ( BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6) )
 550
 551 /* bits definitions for register ANA_REG_GLB_AFUSE_OUT_LOW */
 552 #define BITS_AFUSE_OUT_LOW(_x_)         ( (_x_) << 0 )
 553
 554 /* bits definitions for register ANA_REG_GLB_AFUSE_OUT_HIGH */
 555 #define BITS_AFUSE_OUT_HIGH(_x_)        ( (_x_) << 0 )
 556
 557 /* bits definitions for register ANA_REG_GLB_CHIP_ID_LOW */
 558 #define BITS_CHIP_ID_LOW(_x_)           ( (_x_) << 0 )
 559
 560 /* bits definitions for register ANA_REG_GLB_CHIP_ID_HIGH */
 561 #define BITS_CHIP_ID_HIGH(_x_)          ( (_x_) << 0 )
 562
 563 /* vars definitions for controller ANA_REGS_GLB */
 564 #define KEY_EFS_PROT                    ( 0xc686UL )
 565 #define KEY_RD_DLY                      ( 0xa2UL )
 566
 567 #endif //__ANA_REGS_GLB_H__