arch/arm/include/asm/arch-sc8800g/sdio_reg_v3.h

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   2  ** File Name:    sdio_reg_v3.h                                           *
   3  ** Author:       Binggo.Zhou                                               *
   4  ** DATE:         02/03/2010                                                  *
   5  ** Copyright:    2005 Spreatrum, Incoporated. All Rights Reserved.           *
   6  ** Description:                                                              *
   7  ******************************************************************************/
   8 /******************************************************************************
   9  **                   Edit    History                                         *
  10  **---------------------------------------------------------------------------*
  11  ** DATE          NAME            DESCRIPTION                                 *
  12  ** 02/03/2010    Binggo.Zhou     Create.                                     *
  13  ******************************************************************************/
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  16 #ifndef _SDIO_REG_V3_H_
  17 #define _SDIO_REG_V3_H_
  18
  19
  20 //-jason.wu confirm start
  21
  22 #define SDIO0_SYS_ADDR          (SDIO0_BASE_ADDR+0x0)
  23 #define SDIO0_BLK_SIZE          (SDIO0_BASE_ADDR+0x4)
  24 #define SDIO0_BLK_CNT           (SDIO0_BASE_ADDR+0x6)
  25 #define SDIO0_ARGU_REG          (SDIO0_BASE_ADDR+0x8)
  26 #define SDIO0_TRANS_MODE        (SDIO0_BASE_ADDR+0xc)
  27 #define SDIO0_CMD_REG           (SDIO0_BASE_ADDR+0xE)
  28 #define SDIO0_RESPONSE_REG      (SDIO0_BASE_ADDR+0x10)
  29 #define SDIO0_BUF_DATA_PORT (SDIO0_BASE_ADDR+0x20)
  30 #define SDIO0_PRESENT_STATE (SDIO0_BASE_ADDR+0x24)
  31 #define SDIO0_HC_CTL            (SDIO0_BASE_ADDR+0x28)
  32 #define SDIO0_PWR_CTL           (SDIO0_BASE_ADDR+0x29)
  33 #define SDIO0_BLK_GAP           (SDIO0_BASE_ADDR+0x2A)
  34 #define SDIO0_WAKEUP_CTL        (SDIO0_BASE_ADDR+0x2B)
  35 #define SDIO0_CLK_CTL           (SDIO0_BASE_ADDR+0x2C)
  36 #define SDIO0_TIMEOUT_CTL       (SDIO0_BASE_ADDR+0x2E)
  37 #define SDIO0_SW_RESET          (SDIO0_BASE_ADDR+0x2F)
  38 #define SDIO0_NML_INT_STS       (SDIO0_BASE_ADDR+0x30)
  39 #define SDIO0_ERR_INT_STS       (SDIO0_BASE_ADDR+0x32)
  40 #define SDIO0_NML_INT_STS_EN    (SDIO0_BASE_ADDR+0x34)
  41 #define SDIO0_ERR_INT_STS_EN    (SDIO0_BASE_ADDR+0x36)
  42 #define SDIO0_NML_INT_SIG_EN    (SDIO0_BASE_ADDR+0x38)
  43 #define SDIO0_ERR_INT_SIG_EN    (SDIO0_BASE_ADDR+0x3A)
  44 #define SDIO0_ACMD12_ERRSTS (SDIO0_BASE_ADDR+0x3C)
  45 #define SDIO0_CAPBILITY_REG (SDIO0_BASE_ADDR+0x40)
  46 #define SDIO0_MAX_CUR_CAP_REG   (SDIO0_BASE_ADDR+0x48)
  47 #define SDIO0_SLOT_INT_STS      (SDIO0_BASE_ADDR+0xFC)
  48 #define SDIO0_HC_VER_REG        (SDIO0_BASE_ADDR+0xFE)
  49
  50 #define SDIO1_SYS_ADDR          (SDIO1_BASE_ADDR+0x0)
  51 #define SDIO1_BLK_SIZE          (SDIO1_BASE_ADDR+0x4)
  52 #define SDIO1_BLK_CNT           (SDIO1_BASE_ADDR+0x6)
  53 #define SDIO1_ARGU_REG          (SDIO1_BASE_ADDR+0x8)
  54 #define SDIO1_TRANS_MODE        (SDIO1_BASE_ADDR+0xc)
  55 #define SDIO1_CMD_REG           (SDIO1_BASE_ADDR+0xE)
  56 #define SDIO1_RESPONSE_REG      (SDIO1_BASE_ADDR+0x10)
  57 #define SDIO1_BUF_DATA_PORT (SDIO1_BASE_ADDR+0x20)
  58 #define SDIO1_PRESENT_STATE (SDIO1_BASE_ADDR+0x24)
  59 #define SDIO1_HC_CTL            (SDIO1_BASE_ADDR+0x28)
  60 #define SDIO1_PWR_CTL           (SDIO1_BASE_ADDR+0x29)
  61 #define SDIO1_BLK_GAP           (SDIO1_BASE_ADDR+0x2A)
  62 #define SDIO1_WAKEUP_CTL        (SDIO1_BASE_ADDR+0x2B)
  63 #define SDIO1_CLK_CTL           (SDIO1_BASE_ADDR+0x2C)
  64 #define SDIO1_TIMEOUT_CTL       (SDIO1_BASE_ADDR+0x2E)
  65 #define SDIO1_SW_RESET          (SDIO1_BASE_ADDR+0x2F)
  66 #define SDIO1_NML_INT_STS       (SDIO1_BASE_ADDR+0x30)
  67 #define SDIO1_ERR_INT_STS       (SDIO1_BASE_ADDR+0x32)
  68 #define SDIO1_NML_INT_STS_EN    (SDIO1_BASE_ADDR+0x34)
  69 #define SDIO1_ERR_INT_STS_EN    (SDIO1_BASE_ADDR+0x36)
  70 #define SDIO1_NML_INT_SIG_EN    (SDIO1_BASE_ADDR+0x38)
  71 #define SDIO1_ERR_INT_SIG_EN    (SDIO1_BASE_ADDR+0x3A)
  72 #define SDIO1_ACMD12_ERRSTS (SDIO1_BASE_ADDR+0x3C)
  73 #define SDIO1_CAPBILITY_REG (SDIO1_BASE_ADDR+0x40)
  74 #define SDIO1_MAX_CUR_CAP_REG   (SDIO1_BASE_ADDR+0x48)
  75 #define SDIO1_SLOT_INT_STS      (SDIO1_BASE_ADDR+0xFC)
  76 #define SDIO1_HC_VER_REG        (SDIO1_BASE_ADDR+0xFE)
  77
  78 typedef struct SDIO_REG_CFG_TAG
  79 {
  80     volatile uint32 DMA_SYS_ADD;
  81     volatile uint32 BLK_SIZE_COUNT;
  82     volatile uint32 CMD_ARGUMENT;
  83     volatile uint32 CMD_TRANSMODE;
  84     volatile uint32 RSP0;
  85     volatile uint32 RSP1;
  86     volatile uint32 RSP2;
  87     volatile uint32 RSP3;
  88     volatile uint32 BUFFER_PORT;
  89     volatile uint32 PRESENT_STAT;
  90     volatile uint32 HOST_CTL0;
  91     volatile uint32 HOST_CTL1;
  92     volatile uint32 INT_STA;
  93     volatile uint32 INT_STA_EN;
  94     volatile uint32 INT_SIG_EN;
  95     volatile uint32 CMD12_ERR_STA;
  96     volatile uint32 CAPBILITY;
  97     volatile uint32 CAPBILITY_RES;
  98     volatile uint32 CURR_CAPBILITY;
  99     volatile uint32 CURR_CAPBILITY_RES;
 100 }
 101 SDIO_REG_CFG;
 102
 103
 104 //---
 105
 106 //=====
 107 //define transfer mode and command mode...
 108 //command mode
 109 #define SDIO_CMD_TYPE_ABORT                 (3<<22)
 110 #define SDIO_CMD_TYPE_RESUME                    (2<<22)
 111 #define SDIO_CMD_TYPE_SUSPEND                   (1<<22)
 112 #define SDIO_CMD_TYPE_NML                       (0<<22)
 113
 114 #define SDIO_CMD_DATA_PRESENT                   BIT_21
 115
 116 #define SDIO_CMD_INDEX_CHK                  BIT_20
 117 #define SDIO_CMD_CRC_CHK                        BIT_19
 118 #define SDIO_CMD_NO_RSP                     (0x00<<16)
 119 #define SDIO_CMD_RSP_136                        (0x01<<16)
 120 #define SDIO_CMD_RSP_48                     (0x02<<16)
 121 #define SDIO_CMD_RSP_48_BUSY                    (0x03<<16)
 122
 123 #define SDIO_NO_RSP     0x0;
 124 #define SDIO_R1     ( SDIO_CMD_RSP_48 | SDIO_CMD_INDEX_CHK | SDIO_CMD_CRC_CHK )
 125 #define SDIO_R2     ( SDIO_CMD_RSP_136 | SDIO_CMD_CRC_CHK )
 126 #define SDIO_R3     SDIO_CMD_RSP_48
 127 #define SDIO_R4     SDIO_CMD_RSP_48
 128 #define SDIO_R5     ( SDIO_CMD_RSP_48 | SDIO_CMD_INDEX_CHK | SDIO_CMD_CRC_CHK )
 129 #define SDIO_R6     ( SDIO_CMD_RSP_48 | SDIO_CMD_INDEX_CHK | SDIO_CMD_CRC_CHK )
 130 #define SDIO_R7     ( SDIO_CMD_RSP_48 | SDIO_CMD_INDEX_CHK | SDIO_CMD_CRC_CHK )
 131 #define SDIO_R1B    ( SDIO_CMD_RSP_48_BUSY | SDIO_CMD_INDEX_CHK | SDIO_CMD_CRC_CHK )
 132 #define SDIO_R5B    ( SDIO_CMD_RSP_48_BUSY | SDIO_CMD_INDEX_CHK | SDIO_CMD_CRC_CHK )
 133 //transfer mode
 134 #define SDIO_TRANS_COMP_ATA         BIT_6
 135 #define SDIO_TRANS_MULTIBLK         BIT_5
 136 #define SDIO_TRANS_DIR_READ         BIT_4
 137 #define SDIO_TRANS_AUTO_CMD12_EN        BIT_2
 138 #define SDIO_TRANS_BLK_CNT_EN           BIT_1
 139 #define SDIO_TRANS_DMA_EN               BIT_0
 140
 141 //=====
 142 //define normal and error sts index...
 143 #define SDIO_VENDOR_SPEC_ERR        (BIT_29|BIT_30|BIT_31)
 144 #define SDIO_TARGET_RESP_ERR        (BIT_28)
 145 #define SDIO_AUTO_CMD12_ERR         (BIT_24)
 146 #define SDIO_CURRENT_LMT_ERR        (BIT_23)
 147 #define SDIO_DATA_ENDBIT_ERR        (BIT_22)
 148 #define SDIO_DATA_CRC_ERR           (BIT_21)
 149 #define SDIO_DATA_TMOUT_ERR         (BIT_20)
 150 #define SDIO_CMD_INDEX_ERR          (BIT_19)
 151 #define SDIO_CMD_ENDBIT_ERR         (BIT_18)
 152 #define SDIO_CMD_CRC_ERR            (BIT_17)
 153 #define SDIO_CMD_TMOUT_ERR          (BIT_16)
 154 #define SDIO_ERROR_INT              (BIT_15)
 155 #define SDIO_CARD_INT               (BIT_8)
 156 #define SDIO_CARD_REMOVAL           (BIT_7)
 157 #define SDIO_CARD_INSERTION         (BIT_6)
 158 #define SDIO_BUF_READ_RDY           (BIT_5)
 159 #define SDIO_BUF_WRITE_RDY          (BIT_4)
 160 #define SDIO_DMA_INT                (BIT_3)
 161 #define SDIO_BLK_GAP_EVT            (BIT_2)
 162 #define SDIO_TRANSFER_CMPLETE       (BIT_1)
 163 #define SDIO_CMD_CMPLETE            (BIT_0)
 164
 165 //-jason.wu confirm end
 166
 167
 168
 169 #endif //_SDIO_REG_V3_H_
 170