include/configs/socfpga_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2012 Altera Corporation <www.altera.com>
   4  */
   5 #ifndef __CONFIG_SOCFPGA_COMMON_H__
   6 #define __CONFIG_SOCFPGA_COMMON_H__
   7
   8 /*
   9  * High level configuration
  10  */
  11 #define CONFIG_CLOCKS
  12
  13 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
  14
  15 /*
  16  * Memory configurations
  17  */
  18 #define PHYS_SDRAM_1                    0x0
  19 #define CONFIG_SYS_MALLOC_LEN           (64 * 1024 * 1024)
  20 #define CONFIG_SYS_MEMTEST_START        PHYS_SDRAM_1
  21 #define CONFIG_SYS_MEMTEST_END          PHYS_SDRAM_1_SIZE
  22 #if defined(CONFIG_TARGET_SOCFPGA_GEN5)
  23 #define CONFIG_SYS_INIT_RAM_ADDR        0xFFFF0000
  24 #define CONFIG_SYS_INIT_RAM_SIZE        0x10000
  25 #elif defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
  26 #define CONFIG_SYS_INIT_RAM_ADDR        0xFFE00000
  27 /* SPL memory allocation configuration, this is for FAT implementation */
  28 #ifndef CONFIG_SYS_SPL_MALLOC_SIZE
  29 #define CONFIG_SYS_SPL_MALLOC_SIZE      0x10000
  30 #endif
  31 #define CONFIG_SYS_INIT_RAM_SIZE        (0x40000 - CONFIG_SYS_SPL_MALLOC_SIZE)
  32 #define CONFIG_SYS_SPL_MALLOC_START     (CONFIG_SYS_INIT_RAM_ADDR + \
  33                                          CONFIG_SYS_INIT_RAM_SIZE)
  34 #endif
  35
  36 /*
  37  * Some boards (e.g. socfpga_sr1500) use 8 bytes at the end of the internal
  38  * SRAM as bootcounter storage. Make sure to not put the stack directly
  39  * at this address to not overwrite the bootcounter by checking, if the
  40  * bootcounter address is located in the internal SRAM.
  41  */
  42 #if ((CONFIG_SYS_BOOTCOUNT_ADDR > CONFIG_SYS_INIT_RAM_ADDR) &&  \
  43      (CONFIG_SYS_BOOTCOUNT_ADDR < (CONFIG_SYS_INIT_RAM_ADDR +   \
  44                                    CONFIG_SYS_INIT_RAM_SIZE)))
  45 #define CONFIG_SPL_STACK                CONFIG_SYS_BOOTCOUNT_ADDR
  46 #else
  47 #define CONFIG_SPL_STACK                        \
  48         (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_INIT_RAM_SIZE)
  49 #endif
  50
  51 /*
  52  * U-Boot stack setup: if SPL post-reloc uses DDR stack, use it in pre-reloc
  53  * phase of U-Boot, too. This prevents overwriting SPL data if stack/heap usage
  54  * in U-Boot pre-reloc is higher than in SPL.
  55  */
  56 #if defined(CONFIG_SPL_STACK_R_ADDR) && CONFIG_SPL_STACK_R_ADDR
  57 #define CONFIG_SYS_INIT_SP_ADDR         CONFIG_SPL_STACK_R_ADDR
  58 #else
  59 #define CONFIG_SYS_INIT_SP_ADDR         CONFIG_SPL_STACK
  60 #endif
  61
  62 #define CONFIG_SYS_SDRAM_BASE           PHYS_SDRAM_1
  63
  64 /*
  65  * U-Boot general configurations
  66  */
  67 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O buffer size */
  68                                                 /* Print buffer size */
  69 #define CONFIG_SYS_MAXARGS      32              /* Max number of command args */
  70 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE
  71                                                 /* Boot argument buffer size */
  72
  73 /*
  74  * Cache
  75  */
  76 #define CONFIG_SYS_L2_PL310
  77 #define CONFIG_SYS_PL310_BASE           SOCFPGA_MPUL2_ADDRESS
  78
  79 /*
  80  * Ethernet on SoC (EMAC)
  81  */
  82 #ifdef CONFIG_CMD_NET
  83 #define CONFIG_DW_ALTDESCRIPTOR
  84 #endif
  85
  86 /*
  87  * FPGA Driver
  88  */
  89 #ifdef CONFIG_CMD_FPGA
  90 #define CONFIG_FPGA_COUNT               1
  91 #endif
  92
  93 /*
  94  * L4 OSC1 Timer 0
  95  */
  96 #ifndef CONFIG_TIMER
  97 /* This timer uses eosc1, whose clock frequency is fixed at any condition. */
  98 #define CONFIG_SYS_TIMERBASE            SOCFPGA_OSC1TIMER0_ADDRESS
  99 #define CONFIG_SYS_TIMER_COUNTS_DOWN
 100 #define CONFIG_SYS_TIMER_COUNTER        (CONFIG_SYS_TIMERBASE + 0x4)
 101 #define CONFIG_SYS_TIMER_RATE           25000000
 102 #endif
 103
 104 /*
 105  * L4 Watchdog
 106  */
 107 #ifdef CONFIG_HW_WATCHDOG
 108 #define CONFIG_DESIGNWARE_WATCHDOG
 109 #define CONFIG_DW_WDT_BASE              SOCFPGA_L4WD0_ADDRESS
 110 #define CONFIG_DW_WDT_CLOCK_KHZ         25000
 111 #define CONFIG_WATCHDOG_TIMEOUT_MSECS   30000
 112 #endif
 113
 114 /*
 115  * MMC Driver
 116  */
 117 #ifdef CONFIG_CMD_MMC
 118 /* FIXME */
 119 /* using smaller max blk cnt to avoid flooding the limited stack we have */
 120 #define CONFIG_SYS_MMC_MAX_BLK_COUNT    256     /* FIXME -- SPL only? */
 121 #endif
 122
 123 /*
 124  * NAND Support
 125  */
 126 #ifdef CONFIG_NAND_DENALI
 127 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 128 #define CONFIG_SYS_NAND_ONFI_DETECTION
 129 #define CONFIG_SYS_NAND_REGS_BASE       SOCFPGA_NANDREGS_ADDRESS
 130 #define CONFIG_SYS_NAND_DATA_BASE       SOCFPGA_NANDDATA_ADDRESS
 131 #endif
 132
 133 /*
 134  * QSPI support
 135  */
 136 /* Enable multiple SPI NOR flash manufacturers */
 137 #ifndef CONFIG_SPL_BUILD
 138 #define CONFIG_SPI_FLASH_MTD
 139 #endif
 140 /* QSPI reference clock */
 141 #ifndef __ASSEMBLY__
 142 unsigned int cm_get_qspi_controller_clk_hz(void);
 143 #define CONFIG_CQSPI_REF_CLK            cm_get_qspi_controller_clk_hz()
 144 #endif
 145
 146 /*
 147  * USB
 148  */
 149
 150 /*
 151  * USB Gadget (DFU, UMS)
 152  */
 153 #if defined(CONFIG_CMD_DFU) || defined(CONFIG_CMD_USB_MASS_STORAGE)
 154 #define CONFIG_SYS_DFU_DATA_BUF_SIZE    (16 * 1024 * 1024)
 155 #define DFU_DEFAULT_POLL_TIMEOUT        300
 156
 157 /* USB IDs */
 158 #define CONFIG_G_DNL_UMS_VENDOR_NUM     0x0525
 159 #define CONFIG_G_DNL_UMS_PRODUCT_NUM    0xA4A5
 160 #endif
 161
 162 /*
 163  * U-Boot environment
 164  */
 165 #if !defined(CONFIG_ENV_SIZE)
 166 #define CONFIG_ENV_SIZE                 (8 * 1024)
 167 #endif
 168
 169 /* Environment for SDMMC boot */
 170 #if defined(CONFIG_ENV_IS_IN_MMC) && !defined(CONFIG_ENV_OFFSET)
 171 #define CONFIG_SYS_MMC_ENV_DEV          0 /* device 0 */
 172 #define CONFIG_ENV_OFFSET               (34 * 512) /* just after the GPT */
 173 #endif
 174
 175 /* Environment for QSPI boot */
 176 #if defined(CONFIG_ENV_IS_IN_SPI_FLASH) && !defined(CONFIG_ENV_OFFSET)
 177 #define CONFIG_ENV_OFFSET               0x00100000
 178 #define CONFIG_ENV_SECT_SIZE            (64 * 1024)
 179 #endif
 180
 181 /*
 182  * SPL
 183  *
 184  * SRAM Memory layout for gen 5:
 185  *
 186  * 0xFFFF_0000 ...... Start of SRAM
 187  * 0xFFFF_xxxx ...... Top of stack (grows down)
 188  * 0xFFFF_yyyy ...... Global Data
 189  * 0xFFFF_zzzz ...... Malloc area
 190  * 0xFFFF_FFFF ...... End of SRAM
 191  *
 192  * SRAM Memory layout for Arria 10:
 193  * 0xFFE0_0000 ...... Start of SRAM (bottom)
 194  * 0xFFEx_xxxx ...... Top of stack (grows down to bottom)
 195  * 0xFFEy_yyyy ...... Global Data
 196  * 0xFFEz_zzzz ...... Malloc area (grows up to top)
 197  * 0xFFE3_FFFF ...... End of SRAM (top)
 198  */
 199 #ifndef CONFIG_SPL_TEXT_BASE
 200 #define CONFIG_SPL_MAX_SIZE             CONFIG_SYS_INIT_RAM_SIZE
 201 #endif
 202
 203 /* SPL SDMMC boot support */
 204 #ifdef CONFIG_SPL_MMC_SUPPORT
 205 #if defined(CONFIG_SPL_FS_FAT) || defined(CONFIG_SPL_FS_EXT4)
 206 #define CONFIG_SPL_FS_LOAD_PAYLOAD_NAME         "u-boot-dtb.img"
 207 #define CONFIG_SYS_MMCSD_FS_BOOT_PARTITION      1
 208 #endif
 209 #else
 210 #ifndef CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_PARTITION
 211 #define CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_PARTITION      1
 212 #endif
 213 #endif
 214
 215 /* SPL QSPI boot support */
 216 #ifdef CONFIG_SPL_SPI_SUPPORT
 217 #if defined(CONFIG_TARGET_SOCFPGA_GEN5)
 218 #define CONFIG_SYS_SPI_U_BOOT_OFFS      0x40000
 219 #elif defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
 220 #define CONFIG_SYS_SPI_U_BOOT_OFFS      0x100000
 221 #endif
 222 #endif
 223
 224 /* SPL NAND boot support */
 225 #ifdef CONFIG_SPL_NAND_SUPPORT
 226 #if defined(CONFIG_TARGET_SOCFPGA_GEN5)
 227 #define CONFIG_SYS_NAND_U_BOOT_OFFS     0x40000
 228 #elif defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
 229 #define CONFIG_SYS_NAND_U_BOOT_OFFS     0x100000
 230 #endif
 231 #endif
 232
 233 /* Extra Environment */
 234 #ifndef CONFIG_SPL_BUILD
 235
 236 #ifdef CONFIG_CMD_DHCP
 237 #define BOOT_TARGET_DEVICES_DHCP(func) func(DHCP, dhcp, na)
 238 #else
 239 #define BOOT_TARGET_DEVICES_DHCP(func)
 240 #endif
 241
 242 #if defined(CONFIG_CMD_PXE) && defined(CONFIG_CMD_DHCP)
 243 #define BOOT_TARGET_DEVICES_PXE(func) func(PXE, pxe, na)
 244 #else
 245 #define BOOT_TARGET_DEVICES_PXE(func)
 246 #endif
 247
 248 #ifdef CONFIG_CMD_MMC
 249 #define BOOT_TARGET_DEVICES_MMC(func) func(MMC, mmc, 0)
 250 #else
 251 #define BOOT_TARGET_DEVICES_MMC(func)
 252 #endif
 253
 254 #define BOOT_TARGET_DEVICES(func) \
 255         BOOT_TARGET_DEVICES_MMC(func) \
 256         BOOT_TARGET_DEVICES_PXE(func) \
 257         BOOT_TARGET_DEVICES_DHCP(func)
 258
 259 #include <config_distro_bootcmd.h>
 260
 261 #ifndef CONFIG_EXTRA_ENV_SETTINGS
 262 #define CONFIG_EXTRA_ENV_SETTINGS \
 263         "fdtfile=" CONFIG_DEFAULT_FDT_FILE "\0" \
 264         "bootm_size=0xa000000\0" \
 265         "kernel_addr_r="__stringify(CONFIG_SYS_LOAD_ADDR)"\0" \
 266         "fdt_addr_r=0x02000000\0" \
 267         "scriptaddr=0x02100000\0" \
 268         "pxefile_addr_r=0x02200000\0" \
 269         "ramdisk_addr_r=0x02300000\0" \
 270         "socfpga_legacy_reset_compat=1\0" \
 271         BOOTENV
 272
 273 #endif
 274 #endif
 275
 276 #endif  /* __CONFIG_SOCFPGA_COMMON_H__ */