include/configs/socfpga_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2012 Altera Corporation <www.altera.com>
   4  */
   5 #ifndef __CONFIG_SOCFPGA_COMMON_H__
   6 #define __CONFIG_SOCFPGA_COMMON_H__
   7
   8 /*
   9  * High level configuration
  10  */
  11 #define CONFIG_CLOCKS
  12
  13 #define CONFIG_SYS_BOOTMAPSZ            (64 * 1024 * 1024)
  14
  15 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
  16
  17 /* add target to build it automatically upon "make" */
  18 #define CONFIG_BUILD_TARGET             "u-boot-with-spl.sfp"
  19
  20 /*
  21  * Memory configurations
  22  */
  23 #define PHYS_SDRAM_1                    0x0
  24 #define CONFIG_SYS_MALLOC_LEN           (64 * 1024 * 1024)
  25 #define CONFIG_SYS_MEMTEST_START        PHYS_SDRAM_1
  26 #define CONFIG_SYS_MEMTEST_END          PHYS_SDRAM_1_SIZE
  27 #if defined(CONFIG_TARGET_SOCFPGA_GEN5)
  28 #define CONFIG_SYS_INIT_RAM_ADDR        0xFFFF0000
  29 #define CONFIG_SYS_INIT_RAM_SIZE        0x10000
  30 #elif defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
  31 #define CONFIG_SYS_INIT_RAM_ADDR        0xFFE00000
  32 #define CONFIG_SYS_INIT_RAM_SIZE        0x40000 /* 256KB */
  33 #endif
  34 #define CONFIG_SYS_INIT_SP_ADDR                 \
  35         (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_INIT_RAM_SIZE)
  36
  37 #define CONFIG_SYS_SDRAM_BASE           PHYS_SDRAM_1
  38
  39 /*
  40  * U-Boot general configurations
  41  */
  42 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O buffer size */
  43                                                 /* Print buffer size */
  44 #define CONFIG_SYS_MAXARGS      32              /* Max number of command args */
  45 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE
  46                                                 /* Boot argument buffer size */
  47
  48 #ifndef CONFIG_SYS_HOSTNAME
  49 #define CONFIG_SYS_HOSTNAME     CONFIG_SYS_BOARD
  50 #endif
  51
  52 /*
  53  * Cache
  54  */
  55 #define CONFIG_SYS_L2_PL310
  56 #define CONFIG_SYS_PL310_BASE           SOCFPGA_MPUL2_ADDRESS
  57
  58 /*
  59  * EPCS/EPCQx1 Serial Flash Controller
  60  */
  61 #ifdef CONFIG_ALTERA_SPI
  62 #define CONFIG_SF_DEFAULT_SPEED         30000000
  63 /*
  64  * The base address is configurable in QSys, each board must specify the
  65  * base address based on it's particular FPGA configuration. Please note
  66  * that the address here is incremented by  0x400  from the Base address
  67  * selected in QSys, since the SPI registers are at offset +0x400.
  68  * #define CONFIG_SYS_SPI_BASE          0xff240400
  69  */
  70 #endif
  71
  72 /*
  73  * Ethernet on SoC (EMAC)
  74  */
  75 #ifdef CONFIG_CMD_NET
  76 #define CONFIG_DW_ALTDESCRIPTOR
  77 #define CONFIG_MII
  78 #endif
  79
  80 /*
  81  * FPGA Driver
  82  */
  83 #ifdef CONFIG_CMD_FPGA
  84 #define CONFIG_FPGA_COUNT               1
  85 #endif
  86
  87 /*
  88  * L4 OSC1 Timer 0
  89  */
  90 /* This timer uses eosc1, whose clock frequency is fixed at any condition. */
  91 #define CONFIG_SYS_TIMERBASE            SOCFPGA_OSC1TIMER0_ADDRESS
  92 #define CONFIG_SYS_TIMER_COUNTS_DOWN
  93 #define CONFIG_SYS_TIMER_COUNTER        (CONFIG_SYS_TIMERBASE + 0x4)
  94 #define CONFIG_SYS_TIMER_RATE           25000000
  95
  96 /*
  97  * L4 Watchdog
  98  */
  99 #ifdef CONFIG_HW_WATCHDOG
 100 #define CONFIG_DESIGNWARE_WATCHDOG
 101 #define CONFIG_DW_WDT_BASE              SOCFPGA_L4WD0_ADDRESS
 102 #define CONFIG_DW_WDT_CLOCK_KHZ         25000
 103 #define CONFIG_WATCHDOG_TIMEOUT_MSECS   30000
 104 #endif
 105
 106 /*
 107  * MMC Driver
 108  */
 109 #ifdef CONFIG_CMD_MMC
 110 #define CONFIG_BOUNCE_BUFFER
 111 /* FIXME */
 112 /* using smaller max blk cnt to avoid flooding the limited stack we have */
 113 #define CONFIG_SYS_MMC_MAX_BLK_COUNT    256     /* FIXME -- SPL only? */
 114 #endif
 115
 116 /*
 117  * NAND Support
 118  */
 119 #ifdef CONFIG_NAND_DENALI
 120 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 121 #define CONFIG_SYS_NAND_ONFI_DETECTION
 122 #define CONFIG_SYS_NAND_REGS_BASE       SOCFPGA_NANDREGS_ADDRESS
 123 #define CONFIG_SYS_NAND_DATA_BASE       SOCFPGA_NANDDATA_ADDRESS
 124 #endif
 125
 126 /*
 127  * I2C support
 128  */
 129 #ifndef CONFIG_DM_I2C
 130 #define CONFIG_SYS_I2C
 131 #define CONFIG_SYS_I2C_BASE             SOCFPGA_I2C0_ADDRESS
 132 #define CONFIG_SYS_I2C_BASE1            SOCFPGA_I2C1_ADDRESS
 133 #define CONFIG_SYS_I2C_BASE2            SOCFPGA_I2C2_ADDRESS
 134 #define CONFIG_SYS_I2C_BASE3            SOCFPGA_I2C3_ADDRESS
 135 /* Using standard mode which the speed up to 100Kb/s */
 136 #define CONFIG_SYS_I2C_SPEED            100000
 137 #define CONFIG_SYS_I2C_SPEED1           100000
 138 #define CONFIG_SYS_I2C_SPEED2           100000
 139 #define CONFIG_SYS_I2C_SPEED3           100000
 140 /* Address of device when used as slave */
 141 #define CONFIG_SYS_I2C_SLAVE            0x02
 142 #define CONFIG_SYS_I2C_SLAVE1           0x02
 143 #define CONFIG_SYS_I2C_SLAVE2           0x02
 144 #define CONFIG_SYS_I2C_SLAVE3           0x02
 145 #ifndef __ASSEMBLY__
 146 /* Clock supplied to I2C controller in unit of MHz */
 147 unsigned int cm_get_l4_sp_clk_hz(void);
 148 #define IC_CLK                          (cm_get_l4_sp_clk_hz() / 1000000)
 149 #endif
 150 #endif /* CONFIG_DM_I2C */
 151
 152 /*
 153  * QSPI support
 154  */
 155 /* Enable multiple SPI NOR flash manufacturers */
 156 #ifndef CONFIG_SPL_BUILD
 157 #define CONFIG_SPI_FLASH_MTD
 158 #endif
 159 /* QSPI reference clock */
 160 #ifndef __ASSEMBLY__
 161 unsigned int cm_get_qspi_controller_clk_hz(void);
 162 #define CONFIG_CQSPI_REF_CLK            cm_get_qspi_controller_clk_hz()
 163 #endif
 164
 165 /*
 166  * Designware SPI support
 167  */
 168
 169 /*
 170  * Serial Driver
 171  */
 172 #define CONFIG_SYS_NS16550_SERIAL
 173
 174 /*
 175  * USB
 176  */
 177
 178 /*
 179  * USB Gadget (DFU, UMS)
 180  */
 181 #if defined(CONFIG_CMD_DFU) || defined(CONFIG_CMD_USB_MASS_STORAGE)
 182 #define CONFIG_SYS_DFU_DATA_BUF_SIZE    (16 * 1024 * 1024)
 183 #define DFU_DEFAULT_POLL_TIMEOUT        300
 184
 185 /* USB IDs */
 186 #define CONFIG_G_DNL_UMS_VENDOR_NUM     0x0525
 187 #define CONFIG_G_DNL_UMS_PRODUCT_NUM    0xA4A5
 188 #endif
 189
 190 /*
 191  * U-Boot environment
 192  */
 193 #if !defined(CONFIG_ENV_SIZE)
 194 #define CONFIG_ENV_SIZE                 (8 * 1024)
 195 #endif
 196
 197 /* Environment for SDMMC boot */
 198 #if defined(CONFIG_ENV_IS_IN_MMC) && !defined(CONFIG_ENV_OFFSET)
 199 #define CONFIG_SYS_MMC_ENV_DEV          0 /* device 0 */
 200 #define CONFIG_ENV_OFFSET               (34 * 512) /* just after the GPT */
 201 #endif
 202
 203 /* Environment for QSPI boot */
 204 #if defined(CONFIG_ENV_IS_IN_SPI_FLASH) && !defined(CONFIG_ENV_OFFSET)
 205 #define CONFIG_ENV_OFFSET               0x00100000
 206 #define CONFIG_ENV_SECT_SIZE            (64 * 1024)
 207 #endif
 208
 209 /*
 210  * mtd partitioning for serial NOR flash
 211  *
 212  * device nor0 <ff705000.spi.0>, # parts = 6
 213  * #: name                size            offset          mask_flags
 214  * 0: u-boot              0x00100000      0x00000000      0
 215  * 1: env1                0x00040000      0x00100000      0
 216  * 2: env2                0x00040000      0x00140000      0
 217  * 3: UBI                 0x03e80000      0x00180000      0
 218  * 4: boot                0x00e80000      0x00180000      0
 219  * 5: rootfs              0x01000000      0x01000000      0
 220  *
 221  */
 222
 223 /*
 224  * SPL
 225  *
 226  * SRAM Memory layout for gen 5:
 227  *
 228  * 0xFFFF_0000 ...... Start of SRAM
 229  * 0xFFFF_xxxx ...... Top of stack (grows down)
 230  * 0xFFFF_yyyy ...... Malloc area
 231  * 0xFFFF_zzzz ...... Global Data
 232  * 0xFFFF_FF00 ...... End of SRAM
 233  *
 234  * SRAM Memory layout for Arria 10:
 235  * 0xFFE0_0000 ...... Start of SRAM (bottom)
 236  * 0xFFEx_xxxx ...... Top of stack (grows down to bottom)
 237  * 0xFFEy_yyyy ...... Global Data
 238  * 0xFFEz_zzzz ...... Malloc area (grows up to top)
 239  * 0xFFE3_FFFF ...... End of SRAM (top)
 240  */
 241 #define CONFIG_SPL_TEXT_BASE            CONFIG_SYS_INIT_RAM_ADDR
 242 #define CONFIG_SPL_MAX_SIZE             CONFIG_SYS_INIT_RAM_SIZE
 243
 244 #if defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
 245 /* SPL memory allocation configuration, this is for FAT implementation */
 246 #ifndef CONFIG_SYS_SPL_MALLOC_START
 247 #define CONFIG_SYS_SPL_MALLOC_SIZE      0x00010000
 248 #define CONFIG_SYS_SPL_MALLOC_START     (CONFIG_SYS_INIT_RAM_SIZE - \
 249                                          CONFIG_SYS_SPL_MALLOC_SIZE + \
 250                                          CONFIG_SYS_INIT_RAM_ADDR)
 251 #endif
 252 #endif
 253
 254 /* SPL SDMMC boot support */
 255 #ifdef CONFIG_SPL_MMC_SUPPORT
 256 #if defined(CONFIG_SPL_FAT_SUPPORT) || defined(CONFIG_SPL_EXT_SUPPORT)
 257 #define CONFIG_SPL_FS_LOAD_PAYLOAD_NAME         "u-boot-dtb.img"
 258 #define CONFIG_SYS_MMCSD_FS_BOOT_PARTITION      1
 259 #endif
 260 #else
 261 #ifndef CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_PARTITION
 262 #define CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_PARTITION      1
 263 #endif
 264 #endif
 265
 266 /* SPL QSPI boot support */
 267 #ifdef CONFIG_SPL_SPI_SUPPORT
 268 #define CONFIG_SYS_SPI_U_BOOT_OFFS      0x40000
 269 #endif
 270
 271 /* SPL NAND boot support */
 272 #ifdef CONFIG_SPL_NAND_SUPPORT
 273 #define CONFIG_SYS_NAND_BAD_BLOCK_POS   0
 274 #define CONFIG_SYS_NAND_U_BOOT_OFFS     0x40000
 275 #endif
 276
 277 /*
 278  * Stack setup
 279  */
 280 #if defined(CONFIG_TARGET_SOCFPGA_GEN5)
 281 #define CONFIG_SPL_STACK                CONFIG_SYS_INIT_SP_ADDR
 282 #elif defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
 283 #define CONFIG_SPL_STACK                CONFIG_SYS_SPL_MALLOC_START
 284 #endif
 285
 286 /* Extra Environment */
 287 #ifndef CONFIG_SPL_BUILD
 288
 289 #ifdef CONFIG_CMD_DHCP
 290 #define BOOT_TARGET_DEVICES_DHCP(func) func(DHCP, dhcp, na)
 291 #else
 292 #define BOOT_TARGET_DEVICES_DHCP(func)
 293 #endif
 294
 295 #if defined(CONFIG_CMD_PXE) && defined(CONFIG_CMD_DHCP)
 296 #define BOOT_TARGET_DEVICES_PXE(func) func(PXE, pxe, na)
 297 #else
 298 #define BOOT_TARGET_DEVICES_PXE(func)
 299 #endif
 300
 301 #ifdef CONFIG_CMD_MMC
 302 #define BOOT_TARGET_DEVICES_MMC(func) func(MMC, mmc, 0)
 303 #else
 304 #define BOOT_TARGET_DEVICES_MMC(func)
 305 #endif
 306
 307 #define BOOT_TARGET_DEVICES(func) \
 308         BOOT_TARGET_DEVICES_MMC(func) \
 309         BOOT_TARGET_DEVICES_PXE(func) \
 310         BOOT_TARGET_DEVICES_DHCP(func)
 311
 312 #include <config_distro_bootcmd.h>
 313
 314 #ifndef CONFIG_EXTRA_ENV_SETTINGS
 315 #define CONFIG_EXTRA_ENV_SETTINGS \
 316         "fdtfile=" CONFIG_DEFAULT_FDT_FILE "\0" \
 317         "bootm_size=0xa000000\0" \
 318         "kernel_addr_r="__stringify(CONFIG_SYS_LOAD_ADDR)"\0" \
 319         "fdt_addr_r=0x02000000\0" \
 320         "scriptaddr=0x02100000\0" \
 321         "pxefile_addr_r=0x02200000\0" \
 322         "ramdisk_addr_r=0x02300000\0" \
 323         BOOTENV
 324
 325 #endif
 326 #endif
 327
 328 #endif  /* __CONFIG_SOCFPGA_COMMON_H__ */