include/configs/sbc8260.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <Murray.Jensen@cmst.csiro.au>
   4  *
   5  * (C) Copyright 2000
   6  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   7  * Marius Groeger <mgroeger@sysgo.de>
   8  *
   9  * (C) Copyright 2001
  10  * Advent Networks, Inc. <http://www.adventnetworks.com>
  11  * Jay Monkman <jtm@smoothsmoothie.com>
  12  *
  13  * Configuration settings for the WindRiver SBC8260 board.
  14  *      See http://www.windriver.com/products/html/sbc8260.html
  15  *
  16  * See file CREDITS for list of people who contributed to this
  17  * project.
  18  *
  19  * This program is free software; you can redistribute it and/or
  20  * modify it under the terms of the GNU General Public License as
  21  * published by the Free Software Foundation; either version 2 of
  22  * the License, or (at your option) any later version.
  23  *
  24  * This program is distributed in the hope that it will be useful,
  25  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  26  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  27  * GNU General Public License for more details.
  28  *
  29  * You should have received a copy of the GNU General Public License
  30  * along with this program; if not, write to the Free Software
  31  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  32  * MA 02111-1307 USA
  33  */
  34
  35 #ifndef __CONFIG_H
  36 #define __CONFIG_H
  37
  38 /* Enable debug prints */
  39 #undef DEBUG                  /* General debug */
  40 #undef DEBUG_BOOTP_EXT        /* Debug received vendor fields */
  41
  42 /*****************************************************************************
  43  *
  44  * These settings must match the way _your_ board is set up
  45  *
  46  *****************************************************************************/
  47
  48 /* What is the oscillator's (UX2) frequency in Hz? */
  49 #define CONFIG_8260_CLKIN  (66 * 1000 * 1000)
  50
  51 /*-----------------------------------------------------------------------
  52  * MODCK_H & MODCLK[1-3] - Ref: Section 9.2 in MPC8206 User Manual
  53  *-----------------------------------------------------------------------
  54  * What should MODCK_H be? It is dependent on the oscillator
  55  * frequency, MODCK[1-3], and desired CPM and core frequencies.
  56  * Here are some example values (all frequencies are in MHz):
  57  *
  58  * MODCK_H   MODCK[1-3]  Osc    CPM    Core  S2-6   S2-7   S2-8
  59  * -------   ----------  ---    ---    ----  -----  -----  -----
  60  * 0x1       0x5         33     100    133   Open   Close  Open
  61  * 0x1       0x6         33     100    166   Open   Open   Close
  62  * 0x1       0x7         33     100    200   Open   Open   Open
  63  *
  64  * 0x2       0x2         33     133    133   Close  Open   Close
  65  * 0x2       0x3         33     133    166   Close  Open   Open
  66  * 0x2       0x4         33     133    200   Open   Close  Close
  67  * 0x2       0x5         33     133    233   Open   Close  Open
  68  * 0x2       0x6         33     133    266   Open   Open   Close
  69  *
  70  * 0x5       0x5         66     133    133   Open   Close  Open
  71  * 0x5       0x6         66     133    166   Open   Open   Close
  72  * 0x5       0x7         66     133    200   Open   Open   Open
  73  * 0x6       0x0         66     133    233   Close  Close  Close
  74  * 0x6       0x1         66     133    266   Close  Close  Open
  75  * 0x6       0x2         66     133    300   Close  Open   Close
  76  */
  77 #define CFG_SBC_MODCK_H 0x05
  78
  79 /* Define this if you want to boot from 0x00000100. If you don't define
  80  * this, you will need to program the bootloader to 0xfff00000, and
  81  * get the hardware reset config words at 0xfe000000. The simplest
  82  * way to do that is to program the bootloader at both addresses.
  83  * It is suggested that you just let U-Boot live at 0x00000000.
  84  */
  85 #define CFG_SBC_BOOT_LOW 1
  86
  87 /* What should the base address of the main FLASH be and how big is
  88  * it (in MBytes)? This must contain TEXT_BASE from board/sbc8260/config.mk
  89  * The main FLASH is whichever is connected to *CS0. U-Boot expects
  90  * this to be the SIMM.
  91  */
  92 #define CFG_FLASH0_BASE 0x40000000
  93 #define CFG_FLASH0_SIZE 4
  94
  95 /* What should the base address of the secondary FLASH be and how big
  96  * is it (in Mbytes)? The secondary FLASH is whichever is connected
  97  * to *CS6. U-Boot expects this to be the on board FLASH. If you don't
  98  * want it enabled, don't define these constants.
  99  */
 100 #define CFG_FLASH1_BASE 0x60000000
 101 #define CFG_FLASH1_SIZE 2
 102
 103 /* What should be the base address of SDRAM DIMM and how big is
 104  * it (in Mbytes)?
 105 */
 106 #define CFG_SDRAM0_BASE 0x00000000
 107 #define CFG_SDRAM0_SIZE 64
 108
 109 /* What should be the base address of the LEDs and switch S0?
 110  * If you don't want them enabled, don't define this.
 111  */
 112 #define CFG_LED_BASE 0xa0000000
 113
 114
 115 /*
 116  * SBC8260 with 16 MB DIMM:
 117  *
 118  *     0x0000 0000     Exception Vector code, 8k
 119  *           :
 120  *     0x0000 1FFF
 121  *     0x0000 2000     Free for Application Use
 122  *           :
 123  *           :
 124  *
 125  *           :
 126  *           :
 127  *     0x00F5 FF30     Monitor Stack (Growing downward)
 128  *                     Monitor Stack Buffer (0x80)
 129  *     0x00F5 FFB0     Board Info Data
 130  *     0x00F6 0000     Malloc Arena
 131  *           :              CFG_ENV_SECT_SIZE, 256k
 132  *           :              CFG_MALLOC_LEN,    128k
 133  *     0x00FC 0000     RAM Copy of Monitor Code
 134  *           :              CFG_MONITOR_LEN,   256k
 135  *     0x00FF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 136  */
 137
 138 /*
 139  * SBC8260 with 64 MB DIMM:
 140  *
 141  *     0x0000 0000     Exception Vector code, 8k
 142  *           :
 143  *     0x0000 1FFF
 144  *     0x0000 2000     Free for Application Use
 145  *           :
 146  *           :
 147  *
 148  *           :
 149  *           :
 150  *     0x03F5 FF30     Monitor Stack (Growing downward)
 151  *                     Monitor Stack Buffer (0x80)
 152  *     0x03F5 FFB0     Board Info Data
 153  *     0x03F6 0000     Malloc Arena
 154  *           :              CFG_ENV_SECT_SIZE, 256k
 155  *           :              CFG_MALLOC_LEN,    128k
 156  *     0x03FC 0000     RAM Copy of Monitor Code
 157  *           :              CFG_MONITOR_LEN,   256k
 158  *     0x03FF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 159  */
 160
 161
 162 /*
 163  * select serial console configuration
 164  *
 165  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
 166  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
 167  * for SCC).
 168  *
 169  * if CONFIG_CONS_NONE is defined, then the serial console routines must
 170  * defined elsewhere.
 171  */
 172 #define CONFIG_CONS_ON_SMC      1       /* define if console on SMC */
 173 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
 174 #undef  CONFIG_CONS_NONE                /* define if console on neither */
 175 #define CONFIG_CONS_INDEX       1       /* which SMC/SCC channel for console */
 176
 177 /*
 178  * select ethernet configuration
 179  *
 180  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
 181  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
 182  * for FCC)
 183  *
 184  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
 185  * defined elsewhere (as for the console), or CFG_CMD_NET must be removed
 186  * from CONFIG_COMMANDS to remove support for networking.
 187  */
 188
 189 #undef  CONFIG_ETHER_ON_SCC
 190 #define CONFIG_ETHER_ON_FCC
 191 #undef  CONFIG_ETHER_NONE               /* define if ethernet on neither */
 192
 193 #ifdef  CONFIG_ETHER_ON_SCC
 194 #define CONFIG_ETHER_INDEX      1       /* which SCC/FCC channel for ethernet */
 195 #endif  /* CONFIG_ETHER_ON_SCC */
 196
 197 #ifdef  CONFIG_ETHER_ON_FCC
 198 #define CONFIG_ETHER_INDEX      2       /* which SCC/FCC channel for ethernet */
 199 #undef  CONFIG_ETHER_LOOPBACK_TEST      /* Ethernet external loopback test */
 200 #define CONFIG_MII                      /* MII PHY management           */
 201 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
 202 /*
 203  * Port pins used for bit-banged MII communictions (if applicable).
 204  */
 205 #define MDIO_PORT       2       /* Port C */
 206 #define MDIO_ACTIVE     (iop->pdir |=  0x00400000)
 207 #define MDIO_TRISTATE   (iop->pdir &= ~0x00400000)
 208 #define MDIO_READ       ((iop->pdat &  0x00400000) != 0)
 209
 210 #define MDIO(bit)       if(bit) iop->pdat |=  0x00400000; \
 211                         else    iop->pdat &= ~0x00400000
 212
 213 #define MDC(bit)        if(bit) iop->pdat |=  0x00200000; \
 214                         else    iop->pdat &= ~0x00200000
 215
 216 #define MIIDELAY        udelay(1)
 217 #endif  /* CONFIG_ETHER_ON_FCC */
 218
 219 #if defined(CONFIG_ETHER_ON_SCC) && (CONFIG_ETHER_INDEX == 1)
 220
 221 /*
 222  *  - RX clk is CLK11
 223  *  - TX clk is CLK12
 224  */
 225 # define CFG_CMXSCR_VALUE       (CMXSCR_RS1CS_CLK11  | CMXSCR_TS1CS_CLK12)
 226
 227 #elif defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 2)
 228
 229 /*
 230  * - Rx-CLK is CLK13
 231  * - Tx-CLK is CLK14
 232  * - Select bus for bd/buffers (see 28-13)
 233  * - Enable Full Duplex in FSMR
 234  */
 235 # define CFG_CMXFCR_MASK        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
 236 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 237 # define CFG_CPMFCR_RAMTYPE     0
 238 # define CFG_FCC_PSMR           (FCC_PSMR_FDE | FCC_PSMR_LPB)
 239
 240 #endif /* CONFIG_ETHER_ON_FCC, CONFIG_ETHER_INDEX */
 241
 242 /*
 243  * Select SPI support configuration
 244  */
 245 #undef  CONFIG_SPI                      /* Disable SPI driver */
 246
 247 /*
 248  * Select i2c support configuration
 249  *
 250  * Supported configurations are {none, software, hardware} drivers.
 251  * If the software driver is chosen, there are some additional
 252  * configuration items that the driver uses to drive the port pins.
 253  */
 254 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
 255 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
 256 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 257 #define CFG_I2C_SLAVE           0x7F
 258
 259 /*
 260  * Software (bit-bang) I2C driver configuration
 261  */
 262 #ifdef CONFIG_SOFT_I2C
 263 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
 264 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
 265 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
 266 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
 267 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
 268                         else    iop->pdat &= ~0x00010000
 269 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
 270                         else    iop->pdat &= ~0x00020000
 271 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 272 #endif /* CONFIG_SOFT_I2C */
 273
 274
 275 /* Define this to reserve an entire FLASH sector (256 KB) for
 276  * environment variables. Otherwise, the environment will be
 277  * put in the same sector as U-Boot, and changing variables
 278  * will erase U-Boot temporarily
 279  */
 280 #define CFG_ENV_IN_OWN_SECT     1
 281
 282 /* Define to allow the user to overwrite serial and ethaddr */
 283 #define CONFIG_ENV_OVERWRITE
 284
 285 /* What should the console's baud rate be? */
 286 #define CONFIG_BAUDRATE         9600
 287
 288 /* Ethernet MAC address
 289  *     Note: We are using the EST Corporation OUI (00:a0:1e:xx:xx:xx)
 290  *           http://standards.ieee.org/regauth/oui/index.shtml
 291  */
 292 #define CONFIG_ETHADDR          00:a0:1e:a8:7b:cb
 293
 294 /*
 295  * Define this to set the last octet of the ethernet address from the
 296  * DS0-DS7 switch and light the LEDs with the result. The DS0-DS7
 297  * switch and the LEDs are backwards with respect to each other. DS7
 298  * is on the board edge side of both the LED strip and the DS0-DS7
 299  * switch.
 300  */
 301 #undef  CONFIG_MISC_INIT_R
 302
 303 /* Set to a positive value to delay for running BOOTCOMMAND */
 304 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 305
 306 /* Be selective on what keys can delay or stop the autoboot process
 307  *     To stop  use: " "
 308  */
 309 #undef CONFIG_AUTOBOOT_KEYED
 310 #ifdef CONFIG_AUTOBOOT_KEYED
 311 #   define CONFIG_AUTOBOOT_PROMPT       "Autobooting in %d seconds, press \" \" to stop\n"
 312 #   define CONFIG_AUTOBOOT_STOP_STR     " "
 313 #   undef  CONFIG_AUTOBOOT_DELAY_STR
 314 #   define DEBUG_BOOTKEYS               0
 315 #endif
 316
 317 /* Define this to contain any number of null terminated strings that
 318  * will be part of the default enviroment compiled into the boot image.
 319  *
 320  * Variable             Usage
 321  * --------------       -------------------------------------------------------
 322  * serverip             server IP address
 323  * ipaddr               my IP address
 324  * reprog               Reload flash with a new copy of U-Boot
 325  * zapenv               Erase the environment area in flash
 326  * root-on-initrd       Set the bootcmd variable to allow booting of an initial
 327  *                      ram disk.
 328  * root-on-nfs          Set the bootcmd variable to allow booting of a NFS
 329  *                      mounted root filesystem.
 330  * boot-hook            Convenient stub to do something useful before the
 331  *                      bootm command is executed.
 332  *
 333  * Example usage of root-on-initrd and root-on-nfs :
 334  *
 335  * Note: The lines have been wrapped to improved its readability.
 336  *
 337  * => printenv bootcmd
 338  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/nfs rw
 339  * nfsroot=$(serverip):$(rootpath)
 340  * ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;run boot-hook;bootm
 341  *
 342  * => run root-on-initrd
 343  * => printenv bootcmd
 344  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/ram0 rw
 345  * ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;run boot-hook;bootm
 346  *
 347  * => run root-on-nfs
 348  * => printenv bootcmd
 349  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/nfs rw
 350  * nfsroot=$(serverip):$(rootpath)
 351  * ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;run boot-hook;bootm
 352  *
 353  */
 354 #define CONFIG_EXTRA_ENV_SETTINGS \
 355         "serverip=192.168.123.205\0" \
 356         "ipaddr=192.168.123.213\0" \
 357         "reprog="\
 358                 "bootp;" \
 359                 "tftpboot 0x140000 /bdi2000/u-boot.bin;" \
 360                 "protect off 1:0;" \
 361                 "erase 1:0;" \
 362                 "cp.b 140000 40000000 $(filesize);" \
 363                 "protect on 1:0\0" \
 364         "zapenv="\
 365                 "protect off 1:1;" \
 366                 "erase 1:1;" \
 367                 "protect on 1:1\0" \
 368         "root-on-initrd="\
 369                 "setenv bootcmd "\
 370                 "version;" \
 371                 "echo;" \
 372                 "bootp;" \
 373                 "setenv bootargs root=/dev/ram0 rw " \
 374                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;" \
 375                 "run boot-hook;" \
 376                 "bootm\0" \
 377         "root-on-nfs="\
 378                 "setenv bootcmd "\
 379                 "version;" \
 380                 "echo;" \
 381                 "bootp;" \
 382                 "setenv bootargs root=/dev/nfs rw " \
 383                 "nfsroot=$(serverip):$(rootpath) " \
 384                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;" \
 385                 "run boot-hook;" \
 386                 "bootm\0" \
 387         "boot-hook=echo\0"
 388
 389 /* Define a command string that is automatically executed when no character
 390  * is read on the console interface withing "Boot Delay" after reset.
 391  */
 392 #undef  CONFIG_BOOT_ROOT_INITRD         /* Use ram disk for the root file system */
 393 #define CONFIG_BOOT_ROOT_NFS            /* Use a NFS mounted root file system */
 394
 395 #ifdef CONFIG_BOOT_ROOT_INITRD
 396 #define CONFIG_BOOTCOMMAND \
 397         "version;" \
 398         "echo;" \
 399         "bootp;" \
 400         "setenv bootargs root=/dev/ram0 rw " \
 401         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;" \
 402         "bootm"
 403 #endif /* CONFIG_BOOT_ROOT_INITRD */
 404
 405 #ifdef CONFIG_BOOT_ROOT_NFS
 406 #define CONFIG_BOOTCOMMAND \
 407         "version;" \
 408         "echo;" \
 409         "bootp;" \
 410         "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) " \
 411         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;" \
 412         "bootm"
 413 #endif /* CONFIG_BOOT_ROOT_NFS */
 414
 415 /* Add support for a few extra bootp options like:
 416  *      - File size
 417  *      - DNS (up to 2 servers)
 418  *      - Send hostname to DHCP server
 419  */
 420 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
 421                                  CONFIG_BOOTP_BOOTFILESIZE | \
 422                                  CONFIG_BOOTP_DNS  | \
 423                                  CONFIG_BOOTP_DNS2 | \
 424                                  CONFIG_BOOTP_SEND_HOSTNAME)
 425
 426 /* undef this to save memory */
 427 #define CFG_LONGHELP
 428
 429 /* Monitor Command Prompt */
 430 #define CFG_PROMPT              "=> "
 431
 432 #undef  CFG_HUSH_PARSER
 433 #ifdef  CFG_HUSH_PARSER
 434 #define CFG_PROMPT_HUSH_PS2     "> "
 435 #endif
 436
 437 /* When CONFIG_TIMESTAMP is selected, the timestamp (date and time)
 438  * of an image is printed by image commands like bootm or iminfo.
 439  */
 440 #define CONFIG_TIMESTAMP
 441
 442 /* If this variable is defined, an environment variable named "ver"
 443  * is created by U-Boot showing the U-Boot version.
 444  */
 445 #define CONFIG_VERSION_VARIABLE
 446
 447 /* What U-Boot subsytems do you want enabled? */
 448 #ifdef CONFIG_ETHER_ON_FCC
 449 # define CONFIG_COMMANDS        (((CONFIG_CMD_DFL & ~(CFG_CMD_KGDB))) | \
 450                                 CFG_CMD_ASKENV  | \
 451                                 CFG_CMD_ECHO    | \
 452                                 CFG_CMD_ELF     | \
 453                                 CFG_CMD_I2C     | \
 454                                 CFG_CMD_IMMAP   | \
 455                                 CFG_CMD_MII     | \
 456                                 CFG_CMD_PING    | \
 457                                 CFG_CMD_REGINFO | \
 458                                 CFG_CMD_SDRAM   )
 459 #else
 460 # define CONFIG_COMMANDS        (((CONFIG_CMD_DFL & ~(CFG_CMD_KGDB))) | \
 461                                 CFG_CMD_ASKENV  | \
 462                                 CFG_CMD_ECHO    | \
 463                                 CFG_CMD_ELF     | \
 464                                 CFG_CMD_I2C     | \
 465                                 CFG_CMD_IMMAP   | \
 466                                 CFG_CMD_PING    | \
 467                                 CFG_CMD_REGINFO | \
 468                                 CFG_CMD_SDRAM   )
 469 #endif /* CONFIG_ETHER_ON_FCC */
 470
 471 #undef CONFIG_WATCHDOG                          /* disable the watchdog */
 472
 473 /* Where do the internal registers live? */
 474 #define CFG_IMMR                0xF0000000
 475
 476 /*****************************************************************************
 477  *
 478  * You should not have to modify any of the following settings
 479  *
 480  *****************************************************************************/
 481
 482 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU   */
 483 #define CONFIG_SBC8260          1       /* on an EST SBC8260 Board  */
 484 #define CONFIG_CPM2             1       /* Has a CPM2 */
 485
 486 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 487 #include <cmd_confdefs.h>
 488
 489 /*
 490  * Miscellaneous configurable options
 491  */
 492 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 493 #  define CFG_CBSIZE            1024    /* Console I/O Buffer Size           */
 494 #else
 495 #  define CFG_CBSIZE            256     /* Console I/O Buffer Size           */
 496 #endif
 497
 498 /* Print Buffer Size */
 499 #define CFG_PBSIZE        (CFG_CBSIZE + sizeof(CFG_PROMPT)+16)
 500
 501 #define CFG_MAXARGS             32      /* max number of command args   */
 502
 503 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size    */
 504
 505 #define CFG_LOAD_ADDR           0x400000   /* default load address */
 506 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 507
 508 #define CFG_ALT_MEMTEST                 /* Select full-featured memory test */
 509 #define CFG_MEMTEST_START       0x2000  /* memtest works from the end of */
 510                                         /* the exception vector table */
 511                                         /* to the end of the DRAM  */
 512                                         /* less monitor and malloc area */
 513 #define CFG_STACK_USAGE         0x10000 /* Reserve 64k for the stack usage */
 514 #define CFG_MEM_END_USAGE       ( CFG_MONITOR_LEN \
 515                                 + CFG_MALLOC_LEN \
 516                                 + CFG_ENV_SECT_SIZE \
 517                                 + CFG_STACK_USAGE )
 518
 519 #define CFG_MEMTEST_END         ( CFG_SDRAM_SIZE * 1024 * 1024 \
 520                                 - CFG_MEM_END_USAGE )
 521
 522 /* valid baudrates */
 523 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 524
 525 /*
 526  * Low Level Configuration Settings
 527  * (address mappings, register initial values, etc.)
 528  * You should know what you are doing if you make changes here.
 529  */
 530
 531 #define CFG_FLASH_BASE  CFG_FLASH0_BASE
 532 #define CFG_FLASH_SIZE  CFG_FLASH0_SIZE
 533 #define CFG_SDRAM_BASE  CFG_SDRAM0_BASE
 534 #define CFG_SDRAM_SIZE  CFG_SDRAM0_SIZE
 535
 536 /*-----------------------------------------------------------------------
 537  * Hard Reset Configuration Words
 538  */
 539 #if defined(CFG_SBC_BOOT_LOW)
 540 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (HRCW_CIP | HRCW_BMS)
 541 #else
 542 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (0)
 543 #endif /* defined(CFG_SBC_BOOT_LOW) */
 544
 545 /* get the HRCW ISB field from CFG_IMMR */
 546 #define CFG_SBC_HRCW_IMMR       ( ((CFG_IMMR & 0x10000000) >> 10) | \
 547                                   ((CFG_IMMR & 0x01000000) >>  7) | \
 548                                   ((CFG_IMMR & 0x00100000) >>  4) )
 549
 550 #define CFG_HRCW_MASTER         ( HRCW_BPS11                            | \
 551                                   HRCW_DPPC11                           | \
 552                                   CFG_SBC_HRCW_IMMR                     | \
 553                                   HRCW_MMR00                            | \
 554                                   HRCW_LBPC11                           | \
 555                                   HRCW_APPC10                           | \
 556                                   HRCW_CS10PC00                         | \
 557                                   (CFG_SBC_MODCK_H & HRCW_MODCK_H1111)  | \
 558                                   CFG_SBC_HRCW_BOOT_FLAGS )
 559
 560 /* no slaves */
 561 #define CFG_HRCW_SLAVE1         0
 562 #define CFG_HRCW_SLAVE2         0
 563 #define CFG_HRCW_SLAVE3         0
 564 #define CFG_HRCW_SLAVE4         0
 565 #define CFG_HRCW_SLAVE5         0
 566 #define CFG_HRCW_SLAVE6         0
 567 #define CFG_HRCW_SLAVE7         0
 568
 569 /*-----------------------------------------------------------------------
 570  * Definitions for initial stack pointer and data area (in DPRAM)
 571  */
 572 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 573 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 574 #define CFG_GBL_DATA_SIZE       128     /* bytes reserved for initial data */
 575 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 576 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 577
 578 /*-----------------------------------------------------------------------
 579  * Start addresses for the final memory configuration
 580  * (Set up by the startup code)
 581  * Please note that CFG_SDRAM_BASE _must_ start at 0
 582  * Note also that the logic that sets CFG_RAMBOOT is platform dependent.
 583  */
 584 #define CFG_MONITOR_BASE        CFG_FLASH0_BASE
 585
 586 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 587 #  define CFG_RAMBOOT
 588 #endif
 589
 590 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 591 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 592
 593 /*
 594  * For booting Linux, the board info and command line data
 595  * have to be in the first 8 MB of memory, since this is
 596  * the maximum mapped by the Linux kernel during initialization.
 597  */
 598 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 599
 600 /*-----------------------------------------------------------------------
 601  * FLASH and environment organization
 602  */
 603 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 604 #define CFG_MAX_FLASH_SECT      16      /* max number of sectors on one chip    */
 605
 606 #define CFG_FLASH_ERASE_TOUT    8000    /* Timeout for Flash Erase (in ms)      */
 607 #define CFG_FLASH_WRITE_TOUT    1       /* Timeout for Flash Write (in ms)      */
 608
 609 #ifndef CFG_RAMBOOT
 610 #  define CFG_ENV_IS_IN_FLASH   1
 611
 612 #  ifdef CFG_ENV_IN_OWN_SECT
 613 #    define CFG_ENV_ADDR        (CFG_MONITOR_BASE + 0x40000)
 614 #    define CFG_ENV_SECT_SIZE   0x40000
 615 #  else
 616 #    define CFG_ENV_ADDR (CFG_FLASH_BASE + CFG_MONITOR_LEN - CFG_ENV_SECT_SIZE)
 617 #    define CFG_ENV_SIZE        0x1000  /* Total Size of Environment Sector     */
 618 #    define CFG_ENV_SECT_SIZE   0x10000 /* see README - env sect real size      */
 619 #  endif /* CFG_ENV_IN_OWN_SECT */
 620
 621 #else
 622 #  define CFG_ENV_IS_IN_NVRAM   1
 623 #  define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x1000)
 624 #  define CFG_ENV_SIZE          0x200
 625 #endif /* CFG_RAMBOOT */
 626
 627 /*-----------------------------------------------------------------------
 628  * Cache Configuration
 629  */
 630 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU */
 631
 632 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 633 # define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value */
 634 #endif
 635
 636 /*-----------------------------------------------------------------------
 637  * HIDx - Hardware Implementation-dependent Registers                    2-11
 638  *-----------------------------------------------------------------------
 639  * HID0 also contains cache control - initially enable both caches and
 640  * invalidate contents, then the final state leaves only the instruction
 641  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 642  * but Soft reset does not.
 643  *
 644  * HID1 has only read-only information - nothing to set.
 645  */
 646 #define CFG_HID0_INIT   (HID0_ICE  |\
 647                          HID0_DCE  |\
 648                          HID0_ICFI |\
 649                          HID0_DCI  |\
 650                          HID0_IFEM |\
 651                          HID0_ABE)
 652
 653 #define CFG_HID0_FINAL  (HID0_ICE  |\
 654                          HID0_IFEM |\
 655                          HID0_ABE  |\
 656                          HID0_EMCP)
 657 #define CFG_HID2        0
 658
 659 /*-----------------------------------------------------------------------
 660  * RMR - Reset Mode Register
 661  *-----------------------------------------------------------------------
 662  */
 663 #define CFG_RMR         0
 664
 665 /*-----------------------------------------------------------------------
 666  * BCR - Bus Configuration                                       4-25
 667  *-----------------------------------------------------------------------
 668  */
 669 #define CFG_BCR         (BCR_ETM)
 670
 671 /*-----------------------------------------------------------------------
 672  * SIUMCR - SIU Module Configuration                             4-31
 673  *-----------------------------------------------------------------------
 674  */
 675
 676 #define CFG_SIUMCR      (SIUMCR_DPPC11  |\
 677                          SIUMCR_L2CPC00 |\
 678                          SIUMCR_APPC10  |\
 679                          SIUMCR_MMR00)
 680
 681
 682 /*-----------------------------------------------------------------------
 683  * SYPCR - System Protection Control                            11-9
 684  * SYPCR can only be written once after reset!
 685  *-----------------------------------------------------------------------
 686  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 687  */
 688 #if defined(CONFIG_WATCHDOG)
 689 #define CFG_SYPCR       (SYPCR_SWTC |\
 690                          SYPCR_BMT  |\
 691                          SYPCR_PBME |\
 692                          SYPCR_LBME |\
 693                          SYPCR_SWRI |\
 694                          SYPCR_SWP  |\
 695                          SYPCR_SWE)
 696 #else
 697 #define CFG_SYPCR       (SYPCR_SWTC |\
 698                          SYPCR_BMT  |\
 699                          SYPCR_PBME |\
 700                          SYPCR_LBME |\
 701                          SYPCR_SWRI |\
 702                          SYPCR_SWP)
 703 #endif  /* CONFIG_WATCHDOG */
 704
 705 /*-----------------------------------------------------------------------
 706  * TMCNTSC - Time Counter Status and Control                     4-40
 707  *-----------------------------------------------------------------------
 708  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 709  * and enable Time Counter
 710  */
 711 #define CFG_TMCNTSC     (TMCNTSC_SEC |\
 712                          TMCNTSC_ALR |\
 713                          TMCNTSC_TCF |\
 714                          TMCNTSC_TCE)
 715
 716 /*-----------------------------------------------------------------------
 717  * PISCR - Periodic Interrupt Status and Control                 4-42
 718  *-----------------------------------------------------------------------
 719  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 720  * Periodic timer
 721  */
 722 #define CFG_PISCR       (PISCR_PS  |\
 723                          PISCR_PTF |\
 724                          PISCR_PTE)
 725
 726 /*-----------------------------------------------------------------------
 727  * SCCR - System Clock Control                                   9-8
 728  *-----------------------------------------------------------------------
 729  */
 730 #define CFG_SCCR        0
 731
 732 /*-----------------------------------------------------------------------
 733  * RCCR - RISC Controller Configuration                         13-7
 734  *-----------------------------------------------------------------------
 735  */
 736 #define CFG_RCCR        0
 737
 738 /*
 739  * Initialize Memory Controller:
 740  *
 741  * Bank Bus     Machine PortSz  Device
 742  * ---- ---     ------- ------  ------
 743  *  0   60x     GPCM    32 bit  FLASH (SIMM - 4MB) *
 744  *  1   60x     GPCM    32 bit  FLASH (SIMM - Unused)
 745  *  2   60x     SDRAM   64 bit  SDRAM (DIMM - 16MB or 64MB)
 746  *  3   60x     SDRAM   64 bit  SDRAM (DIMM - Unused)
 747  *  4   Local   SDRAM   32 bit  SDRAM (on board - 4MB)
 748  *  5   60x     GPCM     8 bit  EEPROM (8KB)
 749  *  6   60x     GPCM     8 bit  FLASH  (on board - 2MB) *
 750  *  7   60x     GPCM     8 bit  LEDs, switches
 751  *
 752  *  (*) This configuration requires the SBC8260 be configured
 753  *      so that *CS0 goes to the FLASH SIMM, and *CS6 goes to
 754  *      the on board FLASH. In other words, JP24 should have
 755  *      pins 1 and 2 jumpered and pins 3 and 4 jumpered.
 756  *
 757  */
 758
 759 /*-----------------------------------------------------------------------
 760  * BR0,BR1 - Base Register
 761  *     Ref: Section 10.3.1 on page 10-14
 762  * OR0,OR1 - Option Register
 763  *     Ref: Section 10.3.2 on page 10-18
 764  *-----------------------------------------------------------------------
 765  */
 766
 767 /* Bank 0,1 - FLASH SIMM
 768  *
 769  * This expects the FLASH SIMM to be connected to *CS0
 770  * It consists of 4 AM29F080B parts.
 771  *
 772  * Note: For the 4 MB SIMM, *CS1 is unused.
 773  */
 774
 775 /* BR0 is configured as follows:
 776  *
 777  *     - Base address of 0x40000000
 778  *     - 32 bit port size
 779  *     - Data errors checking is disabled
 780  *     - Read and write access
 781  *     - GPCM 60x bus
 782  *     - Access are handled by the memory controller according to MSEL
 783  *     - Not used for atomic operations
 784  *     - No data pipelining is done
 785  *     - Valid
 786  */
 787 #define CFG_BR0_PRELIM  ((CFG_FLASH0_BASE & BRx_BA_MSK) |\
 788                          BRx_PS_32                      |\
 789                          BRx_MS_GPCM_P                  |\
 790                          BRx_V)
 791
 792 /* OR0 is configured as follows:
 793  *
 794  *     - 4 MB
 795  *     - *BCTL0 is asserted upon access to the current memory bank
 796  *     - *CW / *WE are negated a quarter of a clock earlier
 797  *     - *CS is output at the same time as the address lines
 798  *     - Uses a clock cycle length of 5
 799  *     - *PSDVAL is generated internally by the memory controller
 800  *       unless *GTA is asserted earlier externally.
 801  *     - Relaxed timing is generated by the GPCM for accesses
 802  *       initiated to this memory region.
 803  *     - One idle clock is inserted between a read access from the
 804  *       current bank and the next access.
 805  */
 806 #define CFG_OR0_PRELIM  (MEG_TO_AM(CFG_FLASH0_SIZE)     |\
 807                          ORxG_CSNT                      |\
 808                          ORxG_ACS_DIV1                  |\
 809                          ORxG_SCY_5_CLK                 |\
 810                          ORxG_TRLX                      |\
 811                          ORxG_EHTR)
 812
 813 /*-----------------------------------------------------------------------
 814  * BR2,BR3 - Base Register
 815  *     Ref: Section 10.3.1 on page 10-14
 816  * OR2,OR3 - Option Register
 817  *     Ref: Section 10.3.2 on page 10-16
 818  *-----------------------------------------------------------------------
 819  */
 820
 821 /* Bank 2,3 - SDRAM DIMM
 822  *
 823  *     16MB DIMM: P/N
 824  *     64MB DIMM: P/N  1W-8864X8-4-P1-EST
 825  *
 826  * Note: *CS3 is unused for this DIMM
 827  */
 828
 829 /* With a 16 MB or 64 MB DIMM, the BR2 is configured as follows:
 830  *
 831  *     - Base address of 0x00000000
 832  *     - 64 bit port size (60x bus only)
 833  *     - Data errors checking is disabled
 834  *     - Read and write access
 835  *     - SDRAM 60x bus
 836  *     - Access are handled by the memory controller according to MSEL
 837  *     - Not used for atomic operations
 838  *     - No data pipelining is done
 839  *     - Valid
 840  */
 841 #define CFG_BR2_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 842                          BRx_PS_64                      |\
 843                          BRx_MS_SDRAM_P                 |\
 844                          BRx_V)
 845
 846 #define CFG_BR3_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 847                          BRx_PS_64                      |\
 848                          BRx_MS_SDRAM_P                 |\
 849                          BRx_V)
 850
 851 /* With a 16 MB DIMM, the OR2 is configured as follows:
 852  *
 853  *     - 16 MB
 854  *     - 2 internal banks per device
 855  *     - Row start address bit is A9 with PSDMR[PBI] = 0
 856  *     - 11 row address lines
 857  *     - Back-to-back page mode
 858  *     - Internal bank interleaving within save device enabled
 859  */
 860 #if (CFG_SDRAM0_SIZE == 16)
 861 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE)     |\
 862                          ORxS_BPD_2                     |\
 863                          ORxS_ROWST_PBI0_A9             |\
 864                          ORxS_NUMR_11)
 865 #endif
 866
 867 /* With a 64 MB DIMM, the OR2 is configured as follows:
 868  *
 869  *     - 64 MB
 870  *     - 4 internal banks per device
 871  *     - Row start address bit is A8 with PSDMR[PBI] = 0
 872  *     - 12 row address lines
 873  *     - Back-to-back page mode
 874  *     - Internal bank interleaving within save device enabled
 875  */
 876 #if (CFG_SDRAM0_SIZE == 64)
 877 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE)     |\
 878                          ORxS_BPD_4                     |\
 879                          ORxS_ROWST_PBI0_A8             |\
 880                          ORxS_NUMR_12)
 881 #endif
 882
 883 /*-----------------------------------------------------------------------
 884  * PSDMR - 60x Bus SDRAM Mode Register
 885  *     Ref: Section 10.3.3 on page 10-21
 886  *-----------------------------------------------------------------------
 887  */
 888
 889 /* Address that the DIMM SPD memory lives at.
 890  */
 891 #define SDRAM_SPD_ADDR 0x54
 892
 893 #if (CFG_SDRAM0_SIZE == 16)
 894 /* With a 16 MB DIMM, the PSDMR is configured as follows:
 895  *
 896  *     - Bank Based Interleaving,
 897  *     - Refresh Enable,
 898  *     - Address Multiplexing where A5 is output on A14 pin
 899  *       (A6 on A15, and so on),
 900  *     - use address pins A16-A18 as bank select,
 901  *     - A9 is output on SDA10 during an ACTIVATE command,
 902  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 903  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 904  *       is 3 clocks,
 905  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 906  *       2 clocks,
 907  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 908  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 909  *     - CAS Latency is 2.
 910  */
 911 #define CFG_PSDMR       (PSDMR_RFEN           |\
 912                          PSDMR_SDAM_A14_IS_A5 |\
 913                          PSDMR_BSMA_A16_A18   |\
 914                          PSDMR_SDA10_PBI0_A9  |\
 915                          PSDMR_RFRC_7_CLK     |\
 916                          PSDMR_PRETOACT_3W    |\
 917                          PSDMR_ACTTORW_2W     |\
 918                          PSDMR_LDOTOPRE_1C    |\
 919                          PSDMR_WRC_1C         |\
 920                          PSDMR_CL_2)
 921 #endif
 922
 923 #if (CFG_SDRAM0_SIZE == 64)
 924 /* With a 64 MB DIMM, the PSDMR is configured as follows:
 925  *
 926  *     - Bank Based Interleaving,
 927  *     - Refresh Enable,
 928  *     - Address Multiplexing where A5 is output on A14 pin
 929  *       (A6 on A15, and so on),
 930  *     - use address pins A14-A16 as bank select,
 931  *     - A9 is output on SDA10 during an ACTIVATE command,
 932  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 933  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 934  *       is 3 clocks,
 935  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 936  *       2 clocks,
 937  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 938  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 939  *     - CAS Latency is 2.
 940  */
 941 #define CFG_PSDMR       (PSDMR_RFEN           |\
 942                          PSDMR_SDAM_A14_IS_A5 |\
 943                          PSDMR_BSMA_A14_A16   |\
 944                          PSDMR_SDA10_PBI0_A9  |\
 945                          PSDMR_RFRC_7_CLK     |\
 946                          PSDMR_PRETOACT_3W    |\
 947                          PSDMR_ACTTORW_2W     |\
 948                          PSDMR_LDOTOPRE_1C    |\
 949                          PSDMR_WRC_1C         |\
 950                          PSDMR_CL_2)
 951 #endif
 952
 953 /*
 954  * Shoot for approximately 1MHz on the prescaler.
 955  */
 956 #if (CONFIG_8260_CLKIN == (66 * 1000 * 1000))
 957 #define CFG_MPTPR       MPTPR_PTP_DIV64
 958 #elif (CONFIG_8260_CLKIN == (33 * 1000 * 1000))
 959 #define CFG_MPTPR       MPTPR_PTP_DIV32
 960 #else
 961 #warning "Unconfigured bus clock freq: check CFG_MPTPR and CFG_PSRT are OK"
 962 #define CFG_MPTPR       MPTPR_PTP_DIV32
 963 #endif
 964 #define CFG_PSRT        14
 965
 966
 967 /* Bank 4 - On board SDRAM
 968  *
 969  * This is not implemented yet.
 970  */
 971
 972 /*-----------------------------------------------------------------------
 973  * BR6 - Base Register
 974  *     Ref: Section 10.3.1 on page 10-14
 975  * OR6 - Option Register
 976  *     Ref: Section 10.3.2 on page 10-18
 977  *-----------------------------------------------------------------------
 978  */
 979
 980 /* Bank 6 - On board FLASH
 981  *
 982  * This expects the on board FLASH SIMM to be connected to *CS6
 983  * It consists of 1 AM29F016A part.
 984  */
 985 #if (defined(CFG_FLASH1_BASE) && defined(CFG_FLASH1_SIZE))
 986
 987 /* BR6 is configured as follows:
 988  *
 989  *     - Base address of 0x60000000
 990  *     - 8 bit port size
 991  *     - Data errors checking is disabled
 992  *     - Read and write access
 993  *     - GPCM 60x bus
 994  *     - Access are handled by the memory controller according to MSEL
 995  *     - Not used for atomic operations
 996  *     - No data pipelining is done
 997  *     - Valid
 998  */
 999 #  define CFG_BR6_PRELIM  ((CFG_FLASH1_BASE & BRx_BA_MSK) |\
1000                            BRx_PS_8                       |\
1001                            BRx_MS_GPCM_P                  |\
1002                            BRx_V)
1003
1004 /* OR6 is configured as follows:
1005  *
1006  *     - 2 MB
1007  *     - *BCTL0 is asserted upon access to the current memory bank
1008  *     - *CW / *WE are negated a quarter of a clock earlier
1009  *     - *CS is output at the same time as the address lines
1010  *     - Uses a clock cycle length of 5
1011  *     - *PSDVAL is generated internally by the memory controller
1012  *       unless *GTA is asserted earlier externally.
1013  *     - Relaxed timing is generated by the GPCM for accesses
1014  *       initiated to this memory region.
1015  *     - One idle clock is inserted between a read access from the
1016  *       current bank and the next access.
1017  */
1018 #  define CFG_OR6_PRELIM  (MEG_TO_AM(CFG_FLASH1_SIZE)  |\
1019                            ORxG_CSNT                   |\
1020                            ORxG_ACS_DIV1               |\
1021                            ORxG_SCY_5_CLK              |\
1022                            ORxG_TRLX                   |\
1023                            ORxG_EHTR)
1024 #endif /* (defined(CFG_FLASH1_BASE) && defined(CFG_FLASH1_SIZE)) */
1025
1026 /*-----------------------------------------------------------------------
1027  * BR7 - Base Register
1028  *     Ref: Section 10.3.1 on page 10-14
1029  * OR7 - Option Register
1030  *     Ref: Section 10.3.2 on page 10-18
1031  *-----------------------------------------------------------------------
1032  */
1033
1034 /* Bank 7 - LEDs and switches
1035  *
1036  *  LEDs     are at 0x00001 (write only)
1037  *  switches are at 0x00001 (read only)
1038  */
1039 #ifdef CFG_LED_BASE
1040
1041 /* BR7 is configured as follows:
1042  *
1043  *     - Base address of 0xA0000000
1044  *     - 8 bit port size
1045  *     - Data errors checking is disabled
1046  *     - Read and write access
1047  *     - GPCM 60x bus
1048  *     - Access are handled by the memory controller according to MSEL
1049  *     - Not used for atomic operations
1050  *     - No data pipelining is done
1051  *     - Valid
1052  */
1053 #  define CFG_BR7_PRELIM  ((CFG_LED_BASE & BRx_BA_MSK)   |\
1054                            BRx_PS_8                      |\
1055                            BRx_MS_GPCM_P                 |\
1056                            BRx_V)
1057
1058 /* OR7 is configured as follows:
1059  *
1060  *     - 1 byte
1061  *     - *BCTL0 is asserted upon access to the current memory bank
1062  *     - *CW / *WE are negated a quarter of a clock earlier
1063  *     - *CS is output at the same time as the address lines
1064  *     - Uses a clock cycle length of 15
1065  *     - *PSDVAL is generated internally by the memory controller
1066  *       unless *GTA is asserted earlier externally.
1067  *     - Relaxed timing is generated by the GPCM for accesses
1068  *       initiated to this memory region.
1069  *     - One idle clock is inserted between a read access from the
1070  *       current bank and the next access.
1071  */
1072 #  define CFG_OR7_PRELIM  (ORxG_AM_MSK                 |\
1073                            ORxG_CSNT                   |\
1074                            ORxG_ACS_DIV1               |\
1075                            ORxG_SCY_15_CLK             |\
1076                            ORxG_TRLX                   |\
1077                            ORxG_EHTR)
1078 #endif /* CFG_LED_BASE */
1079
1080 /*
1081  * Internal Definitions
1082  *
1083  * Boot Flags
1084  */
1085 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
1086 #define BOOTFLAG_WARM   0x02    /* Software reboot                   */
1087
1088 #endif  /* __CONFIG_H */