include/configs/ppmc8260.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <Murray.Jensen@cmst.csiro.au>
   4  *
   5  * (C) Copyright 2000
   6  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   7  * Marius Groeger <mgroeger@sysgo.de>
   8  *
   9  * (C) Copyright 2001
  10  * Advent Networks, Inc. <http://www.adventnetworks.com>
  11  * Jay Monkman <jtm@smoothsmoothie.com>
  12  *
  13  * Configuation settings for the WindRiver PPMC8260 board.
  14  *
  15  * See file CREDITS for list of people who contributed to this
  16  * project.
  17  *
  18  * This program is free software; you can redistribute it and/or
  19  * modify it under the terms of the GNU General Public License as
  20  * published by the Free Software Foundation; either version 2 of
  21  * the License, or (at your option) any later version.
  22  *
  23  * This program is distributed in the hope that it will be useful,
  24  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  25  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  26  * GNU General Public License for more details.
  27  *
  28  * You should have received a copy of the GNU General Public License
  29  * along with this program; if not, write to the Free Software
  30  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  31  * MA 02111-1307 USA
  32  */
  33
  34 #ifndef __CONFIG_H
  35 #define __CONFIG_H
  36
  37 /*****************************************************************************
  38  *
  39  * These settings must match the way _your_ board is set up
  40  *
  41  *****************************************************************************/
  42
  43 /* What is the oscillator's (UX2) frequency in Hz? */
  44 #define CONFIG_8260_CLKIN  (66 * 1000 * 1000)
  45
  46 /*-----------------------------------------------------------------------
  47  * MODCK_H & MODCLK[1-3] - Ref: Section 9.2 in MPC8206 User Manual
  48  *-----------------------------------------------------------------------
  49  * What should MODCK_H be? It is dependent on the oscillator
  50  * frequency, MODCK[1-3], and desired CPM and core frequencies.
  51  * Here are some example values (all frequencies are in MHz):
  52  *
  53  * MODCK_H   MODCK[1-3]  Osc    CPM    Core  S2-6   S2-7   S2-8
  54  * -------   ----------  ---    ---    ----  -----  -----  -----
  55  * 0x2       0x2         33     133    133   Close  Open   Close
  56  * 0x2       0x3         33     133    166   Close  Open   Open
  57  * 0x2       0x4         33     133    200   Open   Close  Close
  58  * 0x2       0x5         33     133    233   Open   Close  Open
  59  * 0x2       0x6         33     133    266   Open   Open   Close
  60  *
  61  * 0x5       0x5         66     133    133   Open   Close  Open
  62  * 0x5       0x6         66     133    166   Open   Open   Close
  63  * 0x5       0x7         66     133    200   Open   Open   Open
  64  * 0x6       0x0         66     133    233   Close  Close  Close
  65  * 0x6       0x1         66     133    266   Close  Close  Open
  66  * 0x6       0x2         66     133    300   Close  Open   Close
  67  */
  68 #define CFG_PPMC_MODCK_H 0x05
  69
  70 /* Define this if you want to boot from 0x00000100. If you don't define
  71  * this, you will need to program the bootloader to 0xfff00000, and
  72  * get the hardware reset config words at 0xfe000000. The simplest
  73  * way to do that is to program the bootloader at both addresses.
  74  * It is suggested that you just let U-Boot live at 0x00000000.
  75  */
  76 #define CFG_PPMC_BOOT_LOW 1
  77
  78 /* What should the base address of the main FLASH be and how big is
  79  * it (in MBytes)? This must contain TEXT_BASE from board/ppmc8260/config.mk
  80  * The main FLASH is whichever is connected to *CS0. U-Boot expects
  81  * this to be the SIMM.
  82  */
  83 #define CFG_FLASH0_BASE 0xFE000000
  84 #define CFG_FLASH0_SIZE 16
  85
  86 /* What should be the base address of the first SDRAM DIMM and how big is
  87  * it (in Mbytes)?
  88 */
  89 #define CFG_SDRAM0_BASE 0x00000000
  90 #define CFG_SDRAM0_SIZE 128
  91
  92 /* What should be the base address of the second SDRAM DIMM and how big is
  93  * it (in Mbytes)?
  94 */
  95 #define CFG_SDRAM1_BASE 0x08000000
  96 #define CFG_SDRAM1_SIZE 128
  97
  98 /* What should be the base address of the on board SDRAM and how big is
  99  * it (in Mbytes)?
 100 */
 101 #define CFG_SDRAM2_BASE 0x38000000
 102 #define CFG_SDRAM2_SIZE 16
 103
 104 /* What should be the base address of the MAILBOX  and how big is it
 105  * (in Bytes)
 106  * The eeprom lives at CFG_MAILBOX_BASE + 0x80000000
 107  */
 108 #define CFG_MAILBOX_BASE 0x32000000
 109 #define CFG_MAILBOX_SIZE 8192
 110
 111 /* What is the base address of the I/O select lines and how big is it
 112  * (In Mbytes)?
 113  */
 114
 115 #define CFG_IOSELECT_BASE 0xE0000000
 116 #define CFG_IOSELECT_SIZE 32
 117
 118
 119 /* What should be the base address of the LEDs and switch S0?
 120  * If you don't want them enabled, don't define this.
 121  */
 122 #define CFG_LED_BASE 0xF1000000
 123
 124 /*
 125  * PPMC8260 with 256 16 MB DIMM:
 126  *
 127  *     0x0000 0000     Exception Vector code, 8k
 128  *           :
 129  *     0x0000 1FFF
 130  *     0x0000 2000     Free for Application Use
 131  *           :
 132  *           :
 133  *
 134  *           :
 135  *           :
 136  *     0x0FF5 FF30     Monitor Stack (Growing downward)
 137  *                     Monitor Stack Buffer (0x80)
 138  *     0x0FF5 FFB0     Board Info Data
 139  *     0x0FF6 0000     Malloc Arena
 140  *           :              CFG_ENV_SECT_SIZE, 256k
 141  *           :              CFG_MALLOC_LEN,    128k
 142  *     0x0FFC 0000     RAM Copy of Monitor Code
 143  *           :              CFG_MONITOR_LEN,   256k
 144  *     0x0FFF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 145  */
 146
 147
 148 /*
 149  * select serial console configuration
 150  *
 151  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
 152  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
 153  * for SCC).
 154  *
 155  * if CONFIG_CONS_NONE is defined, then the serial console routines must
 156  * defined elsewhere.
 157  * The console can be on SMC1 or SMC2
 158  */
 159 #define CONFIG_CONS_ON_SMC      1       /* define if console on SMC */
 160 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
 161 #undef  CONFIG_CONS_NONE                /* define if console on neither */
 162 #define CONFIG_CONS_INDEX       1       /* which SMC/SCC channel for console */
 163
 164 /*
 165  * select ethernet configuration
 166  *
 167  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
 168  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
 169  * for FCC)
 170  *
 171  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
 172  * defined elsewhere (as for the console), or CFG_CMD_NET must be removed
 173  * from CONFIG_COMMANDS to remove support for networking.
 174  */
 175
 176 #undef  CONFIG_ETHER_ON_SCC             /* define if ethernet on SCC    */
 177 #define CONFIG_ETHER_ON_FCC             /* define if ethernet on FCC    */
 178 #undef  CONFIG_ETHER_NONE               /* define if ethernet on neither */
 179 #define CONFIG_ETHER_INDEX      2       /* which SCC/FCC channel for ethernet */
 180 #define CONFIG_MII                      /* MII PHY management   */
 181 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
 182 /*
 183  * Port pins used for bit-banged MII communictions (if applicable).
 184  */
 185 #define MDIO_PORT       2       /* Port C */
 186 #define MDIO_ACTIVE     (iop->pdir |=  0x00400000)
 187 #define MDIO_TRISTATE   (iop->pdir &= ~0x00400000)
 188 #define MDIO_READ       ((iop->pdat &  0x00400000) != 0)
 189
 190 #define MDIO(bit)       if(bit) iop->pdat |=  0x00400000; \
 191                         else    iop->pdat &= ~0x00400000
 192
 193 #define MDC(bit)        if(bit) iop->pdat |=  0x00200000; \
 194                         else    iop->pdat &= ~0x00200000
 195
 196 #define MIIDELAY        udelay(1)
 197
 198
 199 /* Define this to reserve an entire FLASH sector (256 KB) for
 200  * environment variables. Otherwise, the environment will be
 201  * put in the same sector as U-Boot, and changing variables
 202  * will erase U-Boot temporarily
 203  */
 204 #define CFG_ENV_IN_OWN_SECT     1
 205
 206 /* Define to allow the user to overwrite serial and ethaddr */
 207 #define CONFIG_ENV_OVERWRITE
 208
 209 /* What should the console's baud rate be? */
 210 #define CONFIG_BAUDRATE         9600
 211
 212 /* Ethernet MAC address */
 213
 214 #define CONFIG_ETHADDR          00:a0:1e:90:2b:00
 215
 216 /* Define this to set the last octet of the ethernet address
 217  * from the DS0-DS7 switch and light the leds with the result
 218  * The DS0-DS7 switch and the leds are backwards with respect
 219  * to each other. DS7 is on the board edge side of both the
 220  * led strip and the DS0-DS7 switch.
 221  */
 222 #define CONFIG_MISC_INIT_R
 223
 224 /* Set to a positive value to delay for running BOOTCOMMAND */
 225 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 226
 227 #if 0
 228 /* Be selective on what keys can delay or stop the autoboot process
 229  *     To stop  use: " "
 230  */
 231 # define CONFIG_AUTOBOOT_KEYED
 232 # define CONFIG_AUTOBOOT_PROMPT "Autobooting in %d seconds, press \" \" to stop\n"
 233 # define CONFIG_AUTOBOOT_STOP_STR       " "
 234 # undef CONFIG_AUTOBOOT_DELAY_STR
 235 # define DEBUG_BOOTKEYS         0
 236 #endif
 237
 238 /* Define a command string that is automatically executed when no character
 239  * is read on the console interface withing "Boot Delay" after reset.
 240  */
 241 #undef  CONFIG_BOOT_ROOT_INITRD         /* Use ram disk for the root file system */
 242 #define CONFIG_BOOT_ROOT_NFS            /* Use a NFS mounted root file system */
 243
 244 #ifdef CONFIG_BOOT_ROOT_INITRD
 245 #define CONFIG_BOOTCOMMAND \
 246         "version;" \
 247         "echo;" \
 248         "bootp;" \
 249         "setenv bootargs root=/dev/ram0 rw " \
 250         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 251         "bootm"
 252 #endif /* CONFIG_BOOT_ROOT_INITRD */
 253
 254 #ifdef CONFIG_BOOT_ROOT_NFS
 255 #define CONFIG_BOOTCOMMAND \
 256         "version;" \
 257         "echo;" \
 258         "bootp;" \
 259         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} " \
 260         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 261         "bootm"
 262 #endif /* CONFIG_BOOT_ROOT_NFS */
 263
 264 /* Add support for a few extra bootp options like:
 265  *      - File size
 266  *      - DNS
 267  */
 268 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
 269                                  CONFIG_BOOTP_BOOTFILESIZE | \
 270                                  CONFIG_BOOTP_DNS)
 271
 272 /* undef this to save memory */
 273 #define CFG_LONGHELP
 274
 275 /* Monitor Command Prompt */
 276 #define CFG_PROMPT              "=> "
 277
 278
 279 /*
 280  * Command line configuration.
 281  */
 282 #include <config_cmd_default.h>
 283
 284 #define CONFIG_CMD_ELF
 285 #define CONFIG_CMD_ASKENV
 286 #define CONFIG_CMD_REGINFO
 287 #define CONFIG_CMD_MEMTEST
 288 #define CONFIG_CMD_MII
 289 #define CONFIG_CMD_IMMAP
 290
 291 #undef CONFIG_CMD_KGDB
 292
 293
 294 /* Where do the internal registers live? */
 295 #define CFG_IMMR                0xf0000000
 296
 297 /*****************************************************************************
 298  *
 299  * You should not have to modify any of the following settings
 300  *
 301  *****************************************************************************/
 302
 303 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU   */
 304 #define CONFIG_PPMC8260         1       /* on an Wind River PPMC8260 Board  */
 305 #define CONFIG_CPM2             1       /* Has a CPM2 */
 306
 307 /*
 308  * Miscellaneous configurable options
 309  */
 310 #if defined(CONFIG_CMD_KGDB)
 311 #  define CFG_CBSIZE            1024    /* Console I/O Buffer Size           */
 312 #else
 313 #  define CFG_CBSIZE            256     /* Console I/O Buffer Size           */
 314 #endif
 315
 316 /* Print Buffer Size */
 317 #define CFG_PBSIZE        (CFG_CBSIZE + sizeof(CFG_PROMPT)+16)
 318
 319 #define CFG_MAXARGS             32      /* max number of command args   */
 320
 321 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size    */
 322
 323 #define CFG_LOAD_ADDR           0x140000   /* default load address */
 324 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 325
 326 #define CFG_MEMTEST_START       0x2000  /* memtest works from the end of */
 327                                         /* the exception vector table */
 328                                         /* to the end of the DRAM  */
 329                                         /* less monitor and malloc area */
 330 #define CFG_STACK_USAGE         0x10000 /* Reserve 64k for the stack usage */
 331 #define CFG_MEM_END_USAGE       ( CFG_MONITOR_LEN \
 332                                 + CFG_MALLOC_LEN \
 333                                 + CFG_ENV_SECT_SIZE \
 334                                 + CFG_STACK_USAGE )
 335
 336 #define CFG_MEMTEST_END         ( CFG_SDRAM_SIZE * 1024 * 1024 \
 337                                 - CFG_MEM_END_USAGE )
 338
 339 /* valid baudrates */
 340 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 341
 342 /*
 343  * Low Level Configuration Settings
 344  * (address mappings, register initial values, etc.)
 345  * You should know what you are doing if you make changes here.
 346  */
 347
 348 #if defined(CONFIG_ETHER_ON_SCC) && (CONFIG_ETHER_INDEX == 1)
 349 /*
 350  *  Attention: This is board specific
 351  *  - RX clk is CLK11
 352  *  - TX clk is CLK12
 353  */
 354 #define CFG_CMXSCR_VALUE       (CMXSCR_RS1CS_CLK11  |\
 355                                 CMXSCR_TS1CS_CLK12)
 356
 357 #elif defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 2)
 358 /*
 359  * Attention: this is board-specific
 360  * - Rx-CLK is CLK13
 361  * - Tx-CLK is CLK14
 362  * - Select bus for bd/buffers (see 28-13)
 363  * - Enable Full Duplex in FSMR
 364  */
 365 #define CFG_CMXFCR_MASK         (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
 366 #define CFG_CMXFCR_VALUE        (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 367 #define CFG_CPMFCR_RAMTYPE      0
 368 #define CFG_FCC_PSMR            (FCC_PSMR_FDE | FCC_PSMR_LPB)
 369 #endif  /* CONFIG_ETHER_INDEX */
 370
 371 #define CFG_FLASH_BASE  CFG_FLASH0_BASE
 372 #define CFG_FLASH_SIZE  CFG_FLASH0_SIZE
 373 #define CFG_SDRAM_BASE  CFG_SDRAM0_BASE
 374 #define CFG_SDRAM_SIZE  (CFG_SDRAM0_SIZE + CFG_SDRAM1_SIZE)
 375
 376 /*-----------------------------------------------------------------------
 377  * Hard Reset Configuration Words
 378  */
 379 #if defined(CFG_PPMC_BOOT_LOW)
 380 #  define  CFG_PPMC_HRCW_BOOT_FLAGS  (HRCW_CIP | HRCW_BMS)
 381 #else
 382 #  define  CFG_PPMC_HRCW_BOOT_FLAGS  (0)
 383 #endif /* defined(CFG_PPMC_BOOT_LOW) */
 384
 385 /* get the HRCW ISB field from CFG_IMMR */
 386 #define CFG_PPMC_HRCW_IMMR      ( ((CFG_IMMR & 0x10000000) >> 10) | \
 387                                   ((CFG_IMMR & 0x01000000) >>  7) | \
 388                                   ((CFG_IMMR & 0x00100000) >>  4) )
 389
 390 #define CFG_HRCW_MASTER         ( HRCW_EBM                              | \
 391                                   HRCW_BPS11                            | \
 392                                   HRCW_L2CPC10                          | \
 393                                   HRCW_DPPC00                           | \
 394                                   CFG_PPMC_HRCW_IMMR                    | \
 395                                   HRCW_MMR00                            | \
 396                                   HRCW_LBPC00                           | \
 397                                   HRCW_APPC10                           | \
 398                                   HRCW_CS10PC00                         | \
 399                                   (CFG_PPMC_MODCK_H & HRCW_MODCK_H1111) | \
 400                                   CFG_PPMC_HRCW_BOOT_FLAGS )
 401
 402 /* no slaves */
 403 #define CFG_HRCW_SLAVE1         0
 404 #define CFG_HRCW_SLAVE2         0
 405 #define CFG_HRCW_SLAVE3         0
 406 #define CFG_HRCW_SLAVE4         0
 407 #define CFG_HRCW_SLAVE5         0
 408 #define CFG_HRCW_SLAVE6         0
 409 #define CFG_HRCW_SLAVE7         0
 410
 411 /*-----------------------------------------------------------------------
 412  * Definitions for initial stack pointer and data area (in DPRAM)
 413  */
 414 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 415 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 416 #define CFG_GBL_DATA_SIZE       128     /* bytes reserved for initial data */
 417 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 418 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 419
 420 /*-----------------------------------------------------------------------
 421  * Start addresses for the final memory configuration
 422  * (Set up by the startup code)
 423  * Please note that CFG_SDRAM_BASE _must_ start at 0
 424  * Note also that the logic that sets CFG_RAMBOOT is platform dependent.
 425  */
 426 #define CFG_MONITOR_BASE        CFG_FLASH0_BASE
 427
 428 #ifndef CFG_MONITOR_BASE
 429 #define CFG_MONITOR_BASE        0x0ff80000
 430 #endif
 431
 432 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 433 #  define CFG_RAMBOOT
 434 #endif
 435
 436 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 374 kB for Monitor   */
 437 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 438
 439 /*
 440  * For booting Linux, the board info and command line data
 441  * have to be in the first 8 MB of memory, since this is
 442  * the maximum mapped by the Linux kernel during initialization.
 443  */
 444 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 445
 446 /*-----------------------------------------------------------------------
 447  * FLASH and environment organization
 448  */
 449
 450 #define CFG_FLASH_CFI           1       /* Flash is CFI conformant              */
 451 #define CFG_FLASH_CFI_DRIVER    1       /* Use the common driver                */
 452 #define CFG_MAX_FLASH_SECT      128     /* max number of sectors on one chip    */
 453 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 454 #define CFG_FLASH_INCREMENT     0       /* there is only one bank               */
 455 #define CFG_FLASH_PROTECTION    1       /* use hardware protection              */
 456 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
 457
 458
 459 #ifndef CFG_RAMBOOT
 460
 461 #  define CFG_ENV_IS_IN_FLASH   1
 462 #  ifdef CFG_ENV_IN_OWN_SECT
 463 #    define CFG_ENV_ADDR        (CFG_MONITOR_BASE + 0x40000)
 464 #    define CFG_ENV_SECT_SIZE   0x40000
 465 #  else
 466 #    define CFG_ENV_ADDR (CFG_FLASH_BASE + CFG_MONITOR_LEN - CFG_ENV_SECT_SIZE)
 467 #    define CFG_ENV_SIZE        0x1000  /* Total Size of Environment Sector     */
 468 #    define CFG_ENV_SECT_SIZE   0x40000 /* see README - env sect real size      */
 469 #  endif /* CFG_ENV_IN_OWN_SECT */
 470
 471 #else
 472 #  define CFG_ENV_IS_IN_FLASH   1
 473 #  define CFG_ENV_ADDR          (CFG_FLASH_BASE + 0x40000)
 474 #define CFG_ENV_SIZE            0x1000
 475 #  define CFG_ENV_SECT_SIZE     0x40000
 476 #endif /* CFG_RAMBOOT */
 477
 478 /*-----------------------------------------------------------------------
 479  * Cache Configuration
 480  */
 481 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU */
 482
 483 #if defined(CONFIG_CMD_KGDB)
 484 # define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value */
 485 #endif
 486
 487 /*-----------------------------------------------------------------------
 488  * HIDx - Hardware Implementation-dependent Registers                    2-11
 489  *-----------------------------------------------------------------------
 490  * HID0 also contains cache control - initially enable both caches and
 491  * invalidate contents, then the final state leaves only the instruction
 492  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 493  * but Soft reset does not.
 494  *
 495  * HID1 has only read-only information - nothing to set.
 496  */
 497 #define CFG_HID0_INIT   (HID0_ICE  |\
 498                          HID0_DCE  |\
 499                          HID0_ICFI |\
 500                          HID0_DCI  |\
 501                          HID0_IFEM |\
 502                          HID0_ABE)
 503
 504 #define CFG_HID0_FINAL  (HID0_ICE  |\
 505                          HID0_IFEM |\
 506                          HID0_ABE  |\
 507                          HID0_EMCP)
 508 #define CFG_HID2        0
 509
 510 /*-----------------------------------------------------------------------
 511  * RMR - Reset Mode Register
 512  *-----------------------------------------------------------------------
 513  */
 514 #define CFG_RMR         0
 515
 516 /*-----------------------------------------------------------------------
 517  * BCR - Bus Configuration                                       4-25
 518  *-----------------------------------------------------------------------
 519  */
 520 #define CFG_BCR         (BCR_EBM      |\
 521                          0x30000000)
 522
 523 /*-----------------------------------------------------------------------
 524  * SIUMCR - SIU Module Configuration                             4-31
 525  * Ref Section 4.3.2.6  page 4-31
 526  *-----------------------------------------------------------------------
 527  */
 528
 529 #define CFG_SIUMCR      (SIUMCR_ESE      |\
 530                          SIUMCR_DPPC00   |\
 531                          SIUMCR_L2CPC10  |\
 532                          SIUMCR_LBPC00   |\
 533                          SIUMCR_APPC10   |\
 534                          SIUMCR_CS10PC00 |\
 535                          SIUMCR_BCTLC00  |\
 536                          SIUMCR_MMR00)
 537
 538
 539 /*-----------------------------------------------------------------------
 540  * SYPCR - System Protection Control                            11-9
 541  * SYPCR can only be written once after reset!
 542  *-----------------------------------------------------------------------
 543  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 544  */
 545 #define CFG_SYPCR       (SYPCR_SWTC |\
 546                          SYPCR_BMT  |\
 547                          SYPCR_PBME |\
 548                          SYPCR_LBME |\
 549                          SYPCR_SWRI |\
 550                          SYPCR_SWP)
 551
 552 /*-----------------------------------------------------------------------
 553  * TMCNTSC - Time Counter Status and Control                     4-40
 554  *-----------------------------------------------------------------------
 555  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 556  * and enable Time Counter
 557  */
 558 #define CFG_TMCNTSC     (TMCNTSC_SEC |\
 559                          TMCNTSC_ALR |\
 560                          TMCNTSC_TCF |\
 561                          TMCNTSC_TCE)
 562
 563 /*-----------------------------------------------------------------------
 564  * PISCR - Periodic Interrupt Status and Control                 4-42
 565  *-----------------------------------------------------------------------
 566  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 567  * Periodic timer
 568  */
 569 #define CFG_PISCR       (PISCR_PS  |\
 570                          PISCR_PTF |\
 571                          PISCR_PTE)
 572
 573 /*-----------------------------------------------------------------------
 574  * SCCR - System Clock Control                                   9-8
 575  *-----------------------------------------------------------------------
 576  */
 577 #define CFG_SCCR        0
 578
 579 /*-----------------------------------------------------------------------
 580  * RCCR - RISC Controller Configuration                         13-7
 581  *-----------------------------------------------------------------------
 582  */
 583 #define CFG_RCCR        0
 584
 585 /*
 586  * Initialize Memory Controller:
 587  *
 588  * Bank Bus     Machine PortSz  Device
 589  * ---- ---     ------- ------  ------
 590  *  0   60x     GPCM    32 bit  FLASH (SIMM - 32MB) *
 591  *  1   unused
 592  *  2   60x     SDRAM   64 bit  SDRAM (DIMM - 128MB)
 593  *  3   60x     SDRAM   64 bit  SDRAM (DIMM - 128MB)
 594  *  4   Local   SDRAM   32 bit  SDRAM (on board - 16MB)
 595  *  5   60x     GPCM     8 bit  Mailbox/EEPROM (8KB)
 596  *  6   60x     GPCM     8 bit  FLASH  (on board - 2MB) *
 597  *  7   60x     GPCM     8 bit  LEDs, switches
 598  *
 599  *  (*) This configuration requires the PPMC8260 be configured
 600  *      so that *CS0 goes to the FLASH SIMM, and *CS6 goes to
 601  *      the on board FLASH. In other words, JP24 should have
 602  *      pins 1 and 2 jumpered and pins 3 and 4 jumpered.
 603  *
 604  */
 605
 606 /*-----------------------------------------------------------------------
 607  * BR0,BR1 - Base Register
 608  *     Ref: Section 10.3.1 on page 10-14
 609  * OR0,OR1 - Option Register
 610  *     Ref: Section 10.3.2 on page 10-18
 611  *-----------------------------------------------------------------------
 612  */
 613
 614 /* Bank 0,1 - FLASH SIMM
 615  *
 616  * This expects the FLASH SIMM to be connected to *CS0
 617  * It consists of 4 AM29F080B parts.
 618  *
 619  * Note: For the 4 MB SIMM, *CS1 is unused.
 620  */
 621
 622 /* BR0 is configured as follows:
 623  *
 624  *     - Base address of 0xFE000000
 625  *     - 32 bit port size
 626  *     - Data errors checking is disabled
 627  *     - Read and write access
 628  *     - GPCM 60x bus
 629  *     - Access are handled by the memory controller according to MSEL
 630  *     - Not used for atomic operations
 631  *     - No data pipelining is done
 632  *     - Valid
 633  */
 634 #define CFG_BR0_PRELIM  ((CFG_FLASH0_BASE & BRx_BA_MSK) |\
 635                          BRx_PS_32                      |\
 636                          BRx_MS_GPCM_P                  |\
 637                          BRx_V)
 638
 639 /* OR0 is configured as follows:
 640  *
 641  *     - 32 MB
 642  *     - *BCTL0 is asserted upon access to the current memory bank
 643  *     - *CW / *WE are negated a quarter of a clock earlier
 644  *     - *CS is output at the same time as the address lines
 645  *     - Uses a clock cycle length of 5
 646  *     - *PSDVAL is generated internally by the memory controller
 647  *       unless *GTA is asserted earlier externally.
 648  *     - Relaxed timing is generated by the GPCM for accesses
 649  *       initiated to this memory region.
 650  *     - One idle clock is inserted between a read access from the
 651  *       current bank and the next access.
 652  */
 653 #define CFG_OR0_PRELIM  (MEG_TO_AM(CFG_FLASH0_SIZE)     |\
 654                          ORxG_CSNT                      |\
 655                          ORxG_ACS_DIV1                  |\
 656                          ORxG_SCY_5_CLK                 |\
 657                          ORxG_TRLX                      |\
 658                          ORxG_EHTR)
 659
 660 /*-----------------------------------------------------------------------
 661  * BR2,BR3 - Base Register
 662  *     Ref: Section 10.3.1 on page 10-14
 663  * OR2,OR3 - Option Register
 664  *     Ref: Section 10.3.2 on page 10-16
 665  *-----------------------------------------------------------------------
 666  */
 667
 668 /*
 669  * Bank 2,3 - 128 MB SDRAM DIMM
 670  */
 671
 672 /* With a 128 MB DIMM, the BR2 is configured as follows:
 673  *
 674  *     - Base address of 0x00000000/0x08000000
 675  *     - 64 bit port size (60x bus only)
 676  *     - Data errors checking is disabled
 677  *     - Read and write access
 678  *     - SDRAM 60x bus
 679  *     - Access are handled by the memory controller according to MSEL
 680  *     - Not used for atomic operations
 681  *     - No data pipelining is done
 682  *     - Valid
 683  */
 684 #define CFG_BR2_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 685                          BRx_PS_64                      |\
 686                          BRx_MS_SDRAM_P                 |\
 687                          BRx_V)
 688
 689 #define CFG_BR3_PRELIM  ((CFG_SDRAM1_BASE & BRx_BA_MSK) |\
 690                          BRx_PS_64                      |\
 691                          BRx_MS_SDRAM_P                 |\
 692                          BRx_V)
 693
 694 /* With a 128 MB DIMM, the OR2 is configured as follows:
 695  *
 696  *     - 128 MB
 697  *     - 4 internal banks per device
 698  *     - Row start address bit is A8 with PSDMR[PBI] = 0
 699  *     - 13 row address lines
 700  *     - Back-to-back page mode
 701  *     - Internal bank interleaving within save device enabled
 702  */
 703
 704 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE)     |\
 705                          ORxS_BPD_4                     |\
 706                          ORxS_ROWST_PBI0_A7             |\
 707                          ORxS_NUMR_13)
 708
 709 #define CFG_OR3_PRELIM  (MEG_TO_AM(CFG_SDRAM1_SIZE)     |\
 710                          ORxS_BPD_4                     |\
 711                          ORxS_ROWST_PBI0_A7             |\
 712                          ORxS_NUMR_13)
 713
 714
 715 /*-----------------------------------------------------------------------
 716  * PSDMR - 60x Bus SDRAM Mode Register
 717  *     Ref: Section 10.3.3 on page 10-21
 718  *-----------------------------------------------------------------------
 719  */
 720
 721 /* With a 128 MB DIMM, the PSDMR is configured as follows:
 722  *
 723  *     - Page Based Interleaving,
 724  *     - Refresh Enable,
 725  *     - Normal Operation
 726  *     - Address Multiplexing where A5 is output on A14 pin
 727  *       (A6 on A15, and so on),
 728  *     - use address pins A13-A15 as bank select,
 729  *     - A9 is output on SDA10 during an ACTIVATE command,
 730  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 731  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 732  *       is 3 clocks,
 733  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 734  *       2 clocks,
 735  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 736  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 737  *     - External Address Multiplexing enabled
 738  *     - CAS Latency is 2.
 739  */
 740 #define CFG_PSDMR       (PSDMR_RFEN           |\
 741                          PSDMR_SDAM_A14_IS_A5 |\
 742                          PSDMR_BSMA_A13_A15   |\
 743                          PSDMR_SDA10_PBI0_A9  |\
 744                          PSDMR_RFRC_7_CLK     |\
 745                          PSDMR_PRETOACT_3W    |\
 746                          PSDMR_ACTTORW_2W     |\
 747                          PSDMR_LDOTOPRE_1C    |\
 748                          PSDMR_WRC_1C         |\
 749                          PSDMR_EAMUX          |\
 750                          PSDMR_CL_2)
 751
 752
 753 #define CFG_PSRT        0x0e
 754 #define CFG_MPTPR       MPTPR_PTP_DIV32
 755
 756
 757 /*-----------------------------------------------------------------------
 758  * BR4 - Base Register
 759  *     Ref: Section 10.3.1 on page 10-14
 760  * OR4 - Option Register
 761  *     Ref: Section 10.3.2 on page 10-16
 762  *-----------------------------------------------------------------------
 763  */
 764
 765 /*
 766  * Bank 4 - On board SDRAM
 767  *
 768  */
 769 /* With 16 MB of onboard SDRAM  BR4 is configured as follows
 770  *
 771  *     - Base address 0x38000000
 772  *     - 32 bit port size
 773  *     - Data error checking disabled
 774  *     - Read/Write access
 775  *     - SDRAM local bus
 776  *     - Not used for atomic operations
 777  *     - No data pipelining is done
 778  *     - Valid
 779  *
 780  */
 781
 782 #define CFG_BR4_PRELIM  ((CFG_SDRAM2_BASE & BRx_BA_MSK) |\
 783                          BRx_PS_32                      |\
 784                          BRx_DECC_NONE                  |\
 785                          BRx_MS_SDRAM_L                 |\
 786                          BRx_V)
 787
 788 /*
 789  * With 16MB SDRAM, OR4 is configured as follows
 790  *     - 4 internal banks per device
 791  *     - Row start address bit is A10 with LSDMR[PBI] = 0
 792  *     - 12 row address lines
 793  *     - Back-to-back page mode
 794  *     - Internal bank interleaving within save device enabled
 795  */
 796
 797 #define CFG_OR4_PRELIM  (MEG_TO_AM(CFG_SDRAM2_SIZE)     |\
 798                          ORxS_BPD_4                     |\
 799                          ORxS_ROWST_PBI0_A10            |\
 800                          ORxS_NUMR_12)
 801
 802
 803 /*-----------------------------------------------------------------------
 804  * LSDMR - Local Bus SDRAM Mode Register
 805  *     Ref: Section 10.3.4 on page 10-24
 806  *-----------------------------------------------------------------------
 807  */
 808
 809 /* With a 16 MB onboard SDRAM, the LSDMR is configured as follows:
 810  *
 811  *     - Page Based Interleaving,
 812  *     - Refresh Enable,
 813  *     - Normal Operation
 814  *     - Address Multiplexing where A5 is output on A13 pin
 815  *       (A6 on A15, and so on),
 816  *     - use address pins A15-A17 as bank select,
 817  *     - A11 is output on SDA10 during an ACTIVATE command,
 818  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 819  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 820  *       is 2 clocks,
 821  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 822  *       2 clocks,
 823  *     - SDRAM burst length is 8
 824  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 825  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 826  *     - External Address Multiplexing disabled
 827  *     - CAS Latency is 2.
 828  */
 829 #define CFG_LSDMR       (PSDMR_RFEN           |\
 830                          PSDMR_SDAM_A13_IS_A5 |\
 831                          PSDMR_BSMA_A15_A17   |\
 832                          PSDMR_SDA10_PBI0_A11 |\
 833                          PSDMR_RFRC_7_CLK     |\
 834                          PSDMR_PRETOACT_2W    |\
 835                          PSDMR_ACTTORW_2W     |\
 836                          PSDMR_BL             |\
 837                          PSDMR_LDOTOPRE_1C    |\
 838                          PSDMR_WRC_1C         |\
 839                          PSDMR_CL_2)
 840
 841 #define CFG_LSRT        0x0e
 842
 843 /*-----------------------------------------------------------------------
 844  * BR5 - Base Register
 845  *     Ref: Section 10.3.1 on page 10-14
 846  * OR5 - Option Register
 847  *     Ref: Section 10.3.2 on page 10-16
 848  *-----------------------------------------------------------------------
 849  */
 850
 851 /*
 852  * Bank 5 EEProm and Mailbox
 853  *
 854  * The EEPROM and mailbox live on the same chip select.
 855  * the eeprom is selected if the MSb of the address is set and the mailbox is
 856  * selected if the MSb of the address is clear.
 857  *
 858  */
 859
 860 /* BR5 is configured as follows:
 861  *
 862  *     - Base address of 0x32000000/0xF2000000
 863  *     - 8 bit
 864  *     - Data error checking disabled
 865  *     - Read/Write access
 866  *     - GPCM 60x Bus
 867  *     - SDRAM local bus
 868  *     - No data pipelining is done
 869  *     - Valid
 870  */
 871
 872 #define CFG_BR5_PRELIM  ((CFG_MAILBOX_BASE & BRx_BA_MSK) |\
 873                          BRx_PS_8                        |\
 874                          BRx_DECC_NONE                   |\
 875                          BRx_MS_GPCM_P                   |\
 876                          BRx_V)
 877 /* OR5 is configured as follows
 878  *     - buffer control enabled
 879  *     - chip select negated normally
 880  *     - CS output 1/2 clock after address
 881  *     - 15 wait states
 882  *     - *PSDVAL is generated internally by the memory controller
 883  *       unless *GTA is asserted earlier externally.
 884  *     - Relaxed timing is generated by the GPCM for accesses
 885  *       initiated to this memory region.
 886  *     - One idle clock is inserted between a read access from the
 887  *       current bank and the next access.
 888  */
 889
 890 #define CFG_OR5_PRELIM ((P2SZ_TO_AM(CFG_MAILBOX_SIZE) & ~0x80000000) |\
 891                          ORxG_ACS_DIV2                               |\
 892                          ORxG_SCY_15_CLK                             |\
 893                          ORxG_TRLX                                   |\
 894                          ORxG_EHTR)
 895
 896 /*-----------------------------------------------------------------------
 897  * BR6 - Base Register
 898  *     Ref: Section 10.3.1 on page 10-14
 899  * OR6 - Option Register
 900  *     Ref: Section 10.3.2 on page 10-18
 901  *-----------------------------------------------------------------------
 902  */
 903
 904 /* Bank 6 - I/O select
 905  *
 906  */
 907
 908 /* BR6 is configured as follows:
 909  *
 910  *     - Base address of 0xE0000000
 911  *     - 16 bit port size
 912  *     - Data errors checking is disabled
 913  *     - Read and write access
 914  *     - GPCM 60x bus
 915  *     - Access are handled by the memory controller according to MSEL
 916  *     - Not used for atomic operations
 917  *     - No data pipelining is done
 918  *     - Valid
 919  */
 920 #define CFG_BR6_PRELIM  ((CFG_IOSELECT_BASE & BRx_BA_MSK) |\
 921                            BRx_PS_16                      |\
 922                            BRx_MS_GPCM_P                  |\
 923                            BRx_V)
 924
 925 /* OR6 is configured as follows
 926  *     - buffer control enabled
 927  *     - chip select negated normally
 928  *     - CS output 1/2 clock after address
 929  *     - 15 wait states
 930  *     - *PSDVAL is generated internally by the memory controller
 931  *       unless *GTA is asserted earlier externally.
 932  *     - Relaxed timing is generated by the GPCM for accesses
 933  *       initiated to this memory region.
 934  *     - One idle clock is inserted between a read access from the
 935  *       current bank and the next access.
 936  */
 937
 938 #define CFG_OR6_PRELIM (MEG_TO_AM(CFG_IOSELECT_SIZE) |\
 939                          ORxG_ACS_DIV2               |\
 940                          ORxG_SCY_15_CLK             |\
 941                          ORxG_TRLX                   |\
 942                          ORxG_EHTR)
 943
 944
 945 /*-----------------------------------------------------------------------
 946  * BR7 - Base Register
 947  *     Ref: Section 10.3.1 on page 10-14
 948  * OR7 - Option Register
 949  *     Ref: Section 10.3.2 on page 10-18
 950  *-----------------------------------------------------------------------
 951  */
 952
 953 /* Bank 7 - LEDs and switches
 954  *
 955  *  LEDs     are at 0x00001 (write only)
 956  *  switches are at 0x00001 (read only)
 957  */
 958 #ifdef CFG_LED_BASE
 959
 960 /* BR7 is configured as follows:
 961  *
 962  *     - Base address of 0xA0000000
 963  *     - 8 bit port size
 964  *     - Data errors checking is disabled
 965  *     - Read and write access
 966  *     - GPCM 60x bus
 967  *     - Access are handled by the memory controller according to MSEL
 968  *     - Not used for atomic operations
 969  *     - No data pipelining is done
 970  *     - Valid
 971  */
 972 #define CFG_BR7_PRELIM  ((CFG_LED_BASE & BRx_BA_MSK)     |\
 973                            BRx_PS_8                      |\
 974                            BRx_DECC_NONE                 |\
 975                            BRx_MS_GPCM_P                 |\
 976                            BRx_V)
 977
 978 /* OR7 is configured as follows:
 979  *
 980  *     - 1 byte
 981  *     - *BCTL0 is asserted upon access to the current memory bank
 982  *     - *CW / *WE are negated a quarter of a clock earlier
 983  *     - *CS is output at the same time as the address lines
 984  *     - Uses a clock cycle length of 15
 985  *     - *PSDVAL is generated internally by the memory controller
 986  *       unless *GTA is asserted earlier externally.
 987  *     - Relaxed timing is generated by the GPCM for accesses
 988  *       initiated to this memory region.
 989  *     - One idle clock is inserted between a read access from the
 990  *       current bank and the next access.
 991  */
 992 #define CFG_OR7_PRELIM  (ORxG_AM_MSK                   |\
 993                          ORxG_CSNT                     |\
 994                          ORxG_ACS_DIV1                 |\
 995                          ORxG_SCY_15_CLK               |\
 996                          ORxG_TRLX                     |\
 997                          ORxG_EHTR)
 998 #endif /* CFG_LED_BASE */
 999
1000 /*
1001  * Internal Definitions
1002  *
1003  * Boot Flags
1004  */
1005 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
1006 #define BOOTFLAG_WARM   0x02    /* Software reboot                   */
1007
1008 #endif  /* __CONFIG_H */