5d6e169c26a92555403b5d654288f58bc81c42d6
[platform/kernel/u-boot.git] / include / configs / pdnb3.h
1 /*
2  * (C) Copyright 2006-2007
3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
4  *
5  * Configuation settings for the PDNB3 board.
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25
26 #ifndef __CONFIG_H
27 #define __CONFIG_H
28
29 /*
30  * High Level Configuration Options
31  * (easy to change)
32  */
33 #define CONFIG_IXP425           1       /* This is an IXP425 CPU        */
34 #define CONFIG_PDNB3            1       /* on an PDNB3 board            */
35
36 #define CONFIG_DISPLAY_CPUINFO  1       /* display cpu info (and speed) */
37 #define CONFIG_DISPLAY_BOARDINFO 1      /* display board info           */
38
39 /*
40  * Ethernet
41  */
42 #define CONFIG_IXP4XX_NPE       1       /* include IXP4xx NPE support   */
43 #define CONFIG_NET_MULTI        1
44 #define CONFIG_PHY_ADDR         16      /* NPE0 PHY address             */
45 #define CONFIG_HAS_ETH1
46 #define CONFIG_PHY1_ADDR        18      /* NPE1 PHY address             */
47 #define CONFIG_MII              1       /* MII PHY management           */
48 #define CFG_RX_ETH_BUFFER       16      /* Number of ethernet rx buffers & descriptors */
49
50 /*
51  * Misc configuration options
52  */
53 #define CONFIG_USE_IRQ          1       /* we need IRQ stuff for timer  */
54
55 #define CONFIG_BOOTCOUNT_LIMIT          /* support for bootcount limit  */
56 #define CFG_BOOTCOUNT_ADDR      0x60003000 /* inside qmrg sram          */
57
58 #define CONFIG_CMDLINE_TAG      1       /* enable passing of ATAGs      */
59 #define CONFIG_SETUP_MEMORY_TAGS 1
60 #define CONFIG_INITRD_TAG       1
61
62 /*
63  * Size of malloc() pool
64  */
65 #define CFG_MALLOC_LEN          (1 << 20)
66 #define CFG_GBL_DATA_SIZE       128     /* size in bytes reserved for initial data */
67
68 /* allow to overwrite serial and ethaddr */
69 #define CONFIG_ENV_OVERWRITE
70
71 #define CONFIG_BAUDRATE         115200
72 #define CFG_IXP425_CONSOLE      IXP425_UART1   /* we use UART1 for console */
73
74
75 /*
76  * Command line configuration.
77  */
78 #include <config_cmd_default.h>
79
80 #define CONFIG_CMD_DHCP
81 #define CONFIG_CMD_DATE
82 #define CONFIG_CMD_NET
83 #define CONFIG_CMD_MII
84 #define CONFIG_CMD_I2C
85 #define CONFIG_CMD_ELF
86 #define CONFIG_CMD_PING
87
88 #if !defined(CONFIG_SCPU)
89 #define CONFIG_CMD_NAND
90 #endif
91
92
93 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
94 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
95
96 /*
97  * Miscellaneous configurable options
98  */
99 #define CFG_LONGHELP                            /* undef to save memory         */
100 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
101 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
102 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
103 #define CFG_MAXARGS             16              /* max number of command args   */
104 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
105
106 #define CFG_MEMTEST_START       0x00400000      /* memtest works on     */
107 #define CFG_MEMTEST_END         0x00800000      /* 4 ... 8 MB in DRAM   */
108 #define CFG_LOAD_ADDR           0x00010000      /* default load address */
109
110 #undef  CFG_CLKS_IN_HZ          /* everything, incl board info, in Hz */
111 #define CFG_HZ                  1000            /* decrementer freq: 1 ms ticks */
112                                                 /* valid baudrates */
113 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
114
115 /*
116  * Stack sizes
117  *
118  * The stack sizes are set up in start.S using the settings below
119  */
120 #define CONFIG_STACKSIZE        (128*1024)      /* regular stack */
121 #ifdef CONFIG_USE_IRQ
122 #define CONFIG_STACKSIZE_IRQ    (4*1024)        /* IRQ stack */
123 #define CONFIG_STACKSIZE_FIQ    (4*1024)        /* FIQ stack */
124 #endif
125
126 /***************************************************************
127  * Platform/Board specific defines start here.
128  ***************************************************************/
129
130 /*-----------------------------------------------------------------------
131  * Default configuration (environment varibles...)
132  *----------------------------------------------------------------------*/
133 #define CONFIG_PREBOOT  "echo;" \
134         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
135         "echo"
136
137 #undef  CONFIG_BOOTARGS
138
139 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
140         "netdev=eth0\0"                                                 \
141         "hostname=pdnb3\0"                                              \
142         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
143                 "nfsroot=${serverip}:${rootpath}\0"                     \
144         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
145         "addip=setenv bootargs ${bootargs} ethaddr=${ethaddr} "         \
146                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
147                 ":${hostname}:${netdev}:off panic=1\0"                  \
148         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate} " \
149         "mtdparts=${mtdparts}\0"                                        \
150         "flash_nfs=run nfsargs addip addtty;"                           \
151                 "bootm ${kernel_addr}\0"                                \
152         "flash_self=run ramargs addip addtty;"                          \
153                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
154         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
155                 "bootm\0"                                               \
156         "rootpath=/opt/buildroot\0"                                     \
157         "bootfile=/tftpboot/netbox/uImage\0"                            \
158         "kernel_addr=50080000\0"                                        \
159         "ramdisk_addr=50200000\0"                                       \
160         "load=tftp 100000 /tftpboot/netbox/u-boot.bin\0"                \
161         "update=protect off 50000000 5007dfff;era 50000000 5007dfff;"   \
162                 "cp.b 100000 50000000 ${filesize};"                     \
163                 "setenv filesize;saveenv\0"                             \
164         "upd=run load;run update\0"                                     \
165         "ipaddr=10.0.0.233\0"                                           \
166         "serverip=10.0.0.152\0"                                         \
167         "netmask=255.255.0.0\0"                                 \
168         "ethaddr=c6:6f:13:36:f3:81\0"                                   \
169         "eth1addr=c6:6f:13:36:f3:82\0"                                  \
170         "mtdparts=IXP4XX-Flash.0:504k@0(uboot),4k@504k(env),"           \
171         "4k@508k(renv)\0"                                               \
172         ""
173 #define CONFIG_BOOTCOMMAND      "run net_nfs"
174
175 /*
176  * Physical Memory Map
177  */
178 #define CONFIG_NR_DRAM_BANKS    1          /* we have 1 bank of DRAM */
179 #define PHYS_SDRAM_1            0x00000000 /* SDRAM Bank #1 */
180 #define PHYS_SDRAM_1_SIZE       0x02000000 /* 32 MB */
181
182 #define CFG_FLASH_BASE          0x50000000
183 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
184 #if defined(CONFIG_SCPU)
185 #define CFG_MONITOR_LEN         (384 << 10)     /* Reserve 512 kB for Monitor   */
186 #else
187 #define CFG_MONITOR_LEN         (504 << 10)     /* Reserve 512 kB for Monitor   */
188 #endif
189
190 /*
191  * Expansion bus settings
192  */
193 #if defined(CONFIG_SCPU)
194 #define CFG_EXP_CS0             0x94d23C42      /* 8bit, max size               */
195 #else
196 #define CFG_EXP_CS0             0x94913C43      /* 8bit, max size               */
197 #endif
198 #define CFG_EXP_CS1             0x85000043      /* 8bit, 512bytes               */
199
200 /*
201  * SDRAM settings
202  */
203 #define CFG_SDR_CONFIG          0x18
204 #define CFG_SDR_MODE_CONFIG     0x1
205 #define CFG_SDRAM_REFRESH_CNT   0x81a
206
207 /*
208  * FLASH and environment organization
209  */
210 #if defined(CONFIG_SCPU)
211 #define CFG_FLASH_CFI                           /* The flash is CFI compatible  */
212 #define CFG_FLASH_CFI_DRIVER                    /* Use common CFI driver        */
213 #define CFG_FLASH_CFI_WIDTH     FLASH_CFI_16BIT /* no byte writes on IXP4xx     */
214 #endif
215
216 #define FLASH_BASE0_PRELIM      CFG_FLASH_BASE          /* FLASH bank #0        */
217
218 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
219 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
220
221 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
222 #define CFG_FLASH_WRITE_TOUT    1000    /* Timeout for Flash Write (in ms)      */
223
224 #define CFG_FLASH_WORD_SIZE     unsigned char   /* flash word size (width)      */
225 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
226 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
227 /*
228  * The following defines are added for buggy IOP480 byte interface.
229  * All other boards should use the standard values (CPCI405 etc.)
230  */
231 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
232 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
233 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
234
235 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
236
237 #define CFG_ENV_IS_IN_FLASH     1
238
239 #define CFG_ENV_ADDR            (CFG_FLASH_BASE + CFG_MONITOR_LEN)
240 #if defined(CONFIG_SCPU)
241 /* no redundant environment on SCPU */
242 #define CFG_ENV_SECT_SIZE       0x20000 /* size of one complete sector          */
243 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
244 #else
245 #define CFG_ENV_SECT_SIZE       0x1000  /* size of one complete sector          */
246 #define CFG_ENV_SIZE            0x1000  /* Total Size of Environment Sector     */
247
248 /* Address and size of Redundant Environment Sector     */
249 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR + CFG_ENV_SECT_SIZE)
250 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
251 #endif
252
253 #if !defined(CONFIG_SCPU)
254 /*
255  * NAND-FLASH stuff
256  */
257 #define CFG_MAX_NAND_DEVICE     1
258 #define NAND_MAX_CHIPS          1
259 #define CFG_NAND_BASE           0x51000000      /* NAND FLASH Base Address      */
260 #endif
261
262 /*
263  * GPIO settings
264  */
265
266 /* FPGA program pin configuration */
267 #define CFG_GPIO_PRG            12              /* FPGA program pin (cpu output)*/
268 #define CFG_GPIO_CLK            10              /* FPGA clk pin (cpu output)    */
269 #define CFG_GPIO_DATA           14              /* FPGA data pin (cpu output)   */
270 #define CFG_GPIO_INIT           13              /* FPGA init pin (cpu input)    */
271 #define CFG_GPIO_DONE           11              /* FPGA done pin (cpu input)    */
272
273 /* other GPIO's */
274 #define CFG_GPIO_RESTORE_INT    0
275 #define CFG_GPIO_RESTART_INT    1
276 #define CFG_GPIO_SYS_RUNNING    2
277 #define CFG_GPIO_PCI_INTA       3
278 #define CFG_GPIO_PCI_INTB       4
279 #define CFG_GPIO_I2C_SCL        6
280 #define CFG_GPIO_I2C_SDA        7
281 #define CFG_GPIO_FPGA_RESET     9
282 #define CFG_GPIO_CLK_33M        15
283
284 /*
285  * I2C stuff
286  */
287
288 /* enable I2C and select the hardware/software driver */
289 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
290 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
291
292 #define CFG_I2C_SPEED           83000   /* 83 kHz is supposed to work   */
293 #define CFG_I2C_SLAVE           0xFE
294
295 /*
296  * Software (bit-bang) I2C driver configuration
297  */
298 #define PB_SCL          (1 << CFG_GPIO_I2C_SCL)
299 #define PB_SDA          (1 << CFG_GPIO_I2C_SDA)
300
301 #define I2C_INIT        GPIO_OUTPUT_ENABLE(CFG_GPIO_I2C_SCL)
302 #define I2C_ACTIVE      GPIO_OUTPUT_ENABLE(CFG_GPIO_I2C_SDA)
303 #define I2C_TRISTATE    GPIO_OUTPUT_DISABLE(CFG_GPIO_I2C_SDA)
304 #define I2C_READ        ((*IXP425_GPIO_GPINR & PB_SDA) != 0)
305 #define I2C_SDA(bit)    if (bit) GPIO_OUTPUT_SET(CFG_GPIO_I2C_SDA);     \
306                         else     GPIO_OUTPUT_CLEAR(CFG_GPIO_I2C_SDA)
307 #define I2C_SCL(bit)    if (bit) GPIO_OUTPUT_SET(CFG_GPIO_I2C_SCL);     \
308                         else     GPIO_OUTPUT_CLEAR(CFG_GPIO_I2C_SCL)
309 #define I2C_DELAY       udelay(3)       /* 1/4 I2C clock duration */
310
311 /*
312  * I2C RTC
313  */
314 #if 0 /* test-only */
315 #define CONFIG_RTC_DS1340       1
316 #define CFG_I2C_RTC_ADDR        0x68
317 #else
318 /* M41T11 Serial Access Timekeeper(R) SRAM */
319 #define CONFIG_RTC_M41T11       1
320 #define CFG_I2C_RTC_ADDR        0x68
321 #define CFG_M41T11_BASE_YEAR    1900    /* play along with the linux driver */
322 #endif
323
324 /*
325  * Spartan3 FPGA configuration support
326  */
327 #define CFG_FPGA_MAX_SIZE       700*1024        /* 700kByte for XC3S500E        */
328
329 #define CFG_FPGA_PRG    (1 << CFG_GPIO_PRG)     /* FPGA program pin (cpu output)*/
330 #define CFG_FPGA_CLK    (1 << CFG_GPIO_CLK)     /* FPGA clk pin (cpu output)    */
331 #define CFG_FPGA_DATA   (1 << CFG_GPIO_DATA)    /* FPGA data pin (cpu output)   */
332 #define CFG_FPGA_INIT   (1 << CFG_GPIO_INIT)    /* FPGA init pin (cpu input)    */
333 #define CFG_FPGA_DONE   (1 << CFG_GPIO_DONE)    /* FPGA done pin (cpu input)    */
334
335 /*
336  * Cache Configuration
337  */
338 #define CFG_CACHELINE_SIZE      32
339
340 #endif  /* __CONFIG_H */