include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define __SW_NOR_BANK_MASK      0xfd
  25 #define __SW_NOR_BANK_UP        0x00
  26 #define __SW_NOR_BANK_LO        0x02
  27 #define __SW_BOOT_NOR_BANK_UP   0x5c /* (__SW_BOOT_NOR | __SW_NOR_BANK_UP) */
  28 #define __SW_BOOT_NOR_BANK_LO   0x5e /* (__SW_BOOT_NOR | __SW_NOR_BANK_LO) */
  29 #define __SW_BOOT_NOR_BANK_MASK 0x01 /* (__SW_BOOT_MASK & __SW_NOR_BANK_MASK) */
  30 #endif
  31
  32 /*
  33  * P1020RDB-PD board has user selectable switches for evaluating different
  34  * frequency and boot options for the P1020 device. The table that
  35  * follow describe the available options. The front six binary number was in
  36  * accordance with SW3[1:6].
  37  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  38  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  39  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  40  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  41  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  42  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  43  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  44  */
  45 #if defined(CONFIG_TARGET_P1020RDB_PD)
  46 #define CONFIG_VSC7385_ENET
  47 #define CONFIG_SLIC
  48 #define __SW_BOOT_MASK          0x03
  49 #define __SW_BOOT_NOR           0x64
  50 #define __SW_BOOT_SPI           0x34
  51 #define __SW_BOOT_SD            0x24
  52 #define __SW_BOOT_NAND          0x44
  53 #define __SW_BOOT_PCIE          0x74
  54 #define __SW_NOR_BANK_MASK      0xfd
  55 #define __SW_NOR_BANK_UP        0x00
  56 #define __SW_NOR_BANK_LO        0x02
  57 #define __SW_BOOT_NOR_BANK_UP   0x64 /* (__SW_BOOT_NOR | __SW_NOR_BANK_UP) */
  58 #define __SW_BOOT_NOR_BANK_LO   0x66 /* (__SW_BOOT_NOR | __SW_NOR_BANK_LO) */
  59 #define __SW_BOOT_NOR_BANK_MASK 0x01 /* (__SW_BOOT_MASK & __SW_NOR_BANK_MASK) */
  60 /*
  61  * Dynamic MTD Partition support with mtdparts
  62  */
  63 #endif
  64
  65 #if defined(CONFIG_TARGET_P2020RDB)
  66 #define CONFIG_VSC7385_ENET
  67 #define __SW_BOOT_MASK          0x03
  68 #define __SW_BOOT_NOR           0xc8
  69 #define __SW_BOOT_SPI           0x28
  70 #define __SW_BOOT_SD            0x68
  71 #define __SW_BOOT_SD2           0x18
  72 #define __SW_BOOT_NAND          0xe8
  73 #define __SW_BOOT_PCIE          0xa8
  74 #define __SW_NOR_BANK_MASK      0xfd
  75 #define __SW_NOR_BANK_UP        0x00
  76 #define __SW_NOR_BANK_LO        0x02
  77 #define __SW_BOOT_NOR_BANK_UP   0xc8 /* (__SW_BOOT_NOR | __SW_NOR_BANK_UP) */
  78 #define __SW_BOOT_NOR_BANK_LO   0xca /* (__SW_BOOT_NOR | __SW_NOR_BANK_LO) */
  79 #define __SW_BOOT_NOR_BANK_MASK 0x01 /* (__SW_BOOT_MASK & __SW_NOR_BANK_MASK) */
  80 /*
  81  * Dynamic MTD Partition support with mtdparts
  82  */
  83 #endif
  84
  85 #ifdef CONFIG_SDCARD
  86 #define CFG_SYS_MMC_U_BOOT_SIZE (768 << 10)
  87 #define CFG_SYS_MMC_U_BOOT_DST  CONFIG_TEXT_BASE
  88 #define CFG_SYS_MMC_U_BOOT_START        CONFIG_TEXT_BASE
  89 #ifdef CONFIG_FSL_PREPBL_ESDHC_BOOT_SECTOR
  90 #define CFG_SYS_MMC_U_BOOT_OFFS (CONFIG_SPL_PAD_TO - CONFIG_FSL_PREPBL_ESDHC_BOOT_SECTOR_DATA*512)
  91 #else
  92 #define CFG_SYS_MMC_U_BOOT_OFFS CONFIG_SPL_PAD_TO
  93 #endif
  94 #elif defined(CONFIG_SPIFLASH)
  95 #define CFG_SYS_SPI_FLASH_U_BOOT_SIZE   (768 << 10)
  96 #define CFG_SYS_SPI_FLASH_U_BOOT_DST            CONFIG_TEXT_BASE
  97 #define CFG_SYS_SPI_FLASH_U_BOOT_START  CONFIG_TEXT_BASE
  98 #define CFG_SYS_SPI_FLASH_U_BOOT_OFFS   CONFIG_SPL_PAD_TO
  99 #elif defined(CONFIG_MTD_RAW_NAND)
 100 #ifdef CONFIG_TPL_BUILD
 101 #define CFG_SYS_NAND_U_BOOT_SIZE        (832 << 10)
 102 #define CFG_SYS_NAND_U_BOOT_DST (0x11000000)
 103 #define CFG_SYS_NAND_U_BOOT_START       (0x11000000)
 104 #elif defined(CONFIG_SPL_BUILD)
 105 #define CFG_SYS_NAND_U_BOOT_SIZE        (128 << 10)
 106 #define CFG_SYS_NAND_U_BOOT_DST 0xf8f80000
 107 #define CFG_SYS_NAND_U_BOOT_START       0xf8f80000
 108 #endif /* not CONFIG_TPL_BUILD */
 109 #endif
 110
 111 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 112 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 113 #endif
 114
 115 /*
 116  * These can be toggled for performance analysis, otherwise use default.
 117  */
 118 #define CONFIG_L2_CACHE
 119
 120 #define CFG_SYS_CCSRBAR         0xffe00000
 121 #define CFG_SYS_CCSRBAR_PHYS_LOW        CFG_SYS_CCSRBAR
 122
 123 /* DDR Setup */
 124 #define SPD_EEPROM_ADDRESS 0x52
 125
 126 #if defined(CONFIG_TARGET_P1020RDB_PD)
 127 #define CFG_SYS_SDRAM_SIZE_LAW  LAW_SIZE_2G
 128 #else
 129 #define CFG_SYS_SDRAM_SIZE_LAW  LAW_SIZE_1G
 130 #endif
 131 #define CFG_SYS_SDRAM_SIZE              (1u << (CFG_SYS_SDRAM_SIZE_LAW - 19))
 132 #define CFG_SYS_DDR_SDRAM_BASE  0x00000000
 133 #define CFG_SYS_SDRAM_BASE              CFG_SYS_DDR_SDRAM_BASE
 134
 135 /* Default settings for DDR3 */
 136 #ifndef CONFIG_TARGET_P2020RDB
 137 #define CFG_SYS_DDR_CS0_BNDS            0x0000003f
 138 #define CFG_SYS_DDR_CS0_CONFIG  0x80014302
 139 #define CFG_SYS_DDR_CS0_CONFIG_2        0x00000000
 140 #define CFG_SYS_DDR_CS1_BNDS            0x0040007f
 141 #define CFG_SYS_DDR_CS1_CONFIG  0x80014302
 142 #define CFG_SYS_DDR_CS1_CONFIG_2        0x00000000
 143
 144 #define CFG_SYS_DDR_INIT_ADDR   0x00000000
 145 #define CFG_SYS_DDR_INIT_EXT_ADDR       0x00000000
 146 #define CFG_SYS_DDR_MODE_CONTROL        0x00000000
 147
 148 #define CFG_SYS_DDR_ZQ_CONTROL  0x89080600
 149 #define CFG_SYS_DDR_WRLVL_CONTROL       0x8655A608
 150 #define CFG_SYS_DDR_SR_CNTR             0x00000000
 151 #define CFG_SYS_DDR_RCW_1               0x00000000
 152 #define CFG_SYS_DDR_RCW_2               0x00000000
 153 #define CFG_SYS_DDR_CONTROL             0xC70C0000      /* Type = DDR3  */
 154 #define CFG_SYS_DDR_CONTROL_2   0x04401050
 155 #define CFG_SYS_DDR_TIMING_4            0x00220001
 156 #define CFG_SYS_DDR_TIMING_5            0x03402400
 157
 158 #define CFG_SYS_DDR_TIMING_3            0x00020000
 159 #define CFG_SYS_DDR_TIMING_0            0x00330004
 160 #define CFG_SYS_DDR_TIMING_1            0x6f6B4846
 161 #define CFG_SYS_DDR_TIMING_2            0x0FA8C8CF
 162 #define CFG_SYS_DDR_CLK_CTRL            0x03000000
 163 #define CFG_SYS_DDR_MODE_1              0x40461520
 164 #define CFG_SYS_DDR_MODE_2              0x8000c000
 165 #define CFG_SYS_DDR_INTERVAL            0x0C300000
 166 #endif
 167
 168 /*
 169  * Memory map
 170  *
 171  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 172  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 173  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 174  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 175  *   (early boot only)
 176  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 177  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 178  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 179  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 180  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 181  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 182  */
 183
 184 /*
 185  * Local Bus Definitions
 186  */
 187 #if defined(CONFIG_TARGET_P1020RDB_PD)
 188 #define CFG_SYS_FLASH_BASE              0xec000000
 189 #else
 190 #define CFG_SYS_FLASH_BASE              0xef000000
 191 #endif
 192
 193 #ifdef CONFIG_PHYS_64BIT
 194 #define CFG_SYS_FLASH_BASE_PHYS (0xf00000000ull | CFG_SYS_FLASH_BASE)
 195 #else
 196 #define CFG_SYS_FLASH_BASE_PHYS CFG_SYS_FLASH_BASE
 197 #endif
 198
 199 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CFG_SYS_FLASH_BASE_PHYS) \
 200         | BR_PS_16 | BR_V)
 201
 202 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 203
 204 #define CFG_SYS_FLASH_BANKS_LIST        {CFG_SYS_FLASH_BASE_PHYS}
 205 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 206
 207 /* Nand Flash */
 208 #ifdef CONFIG_NAND_FSL_ELBC
 209 #define CFG_SYS_NAND_BASE               0xff800000
 210 #ifdef CONFIG_PHYS_64BIT
 211 #define CFG_SYS_NAND_BASE_PHYS  0xfff800000ull
 212 #else
 213 #define CFG_SYS_NAND_BASE_PHYS  CFG_SYS_NAND_BASE
 214 #endif
 215
 216 #define CFG_SYS_NAND_BASE_LIST  { CFG_SYS_NAND_BASE }
 217
 218 #define CFG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CFG_SYS_NAND_BASE_PHYS) \
 219         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 220         | BR_PS_8       /* Port Size = 8 bit */ \
 221         | BR_MS_FCM     /* MSEL = FCM */ \
 222         | BR_V) /* valid */
 223 #if defined(CONFIG_TARGET_P1020RDB_PD)
 224 #define CFG_SYS_NAND_OR_PRELIM  (OR_AM_32KB \
 225         | OR_FCM_PGS    /* Large Page*/ \
 226         | OR_FCM_CSCT \
 227         | OR_FCM_CST \
 228         | OR_FCM_CHT \
 229         | OR_FCM_SCY_1 \
 230         | OR_FCM_TRLX \
 231         | OR_FCM_EHTR)
 232 #else
 233 #define CFG_SYS_NAND_OR_PRELIM  (OR_AM_32KB     /* small page */ \
 234         | OR_FCM_CSCT \
 235         | OR_FCM_CST \
 236         | OR_FCM_CHT \
 237         | OR_FCM_SCY_1 \
 238         | OR_FCM_TRLX \
 239         | OR_FCM_EHTR)
 240 #endif
 241 #endif /* CONFIG_NAND_FSL_ELBC */
 242
 243 #define CFG_SYS_INIT_RAM_ADDR   0xffd00000 /* stack in RAM */
 244 #ifdef CONFIG_PHYS_64BIT
 245 #define CFG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 246 #define CFG_SYS_INIT_RAM_ADDR_PHYS_LOW CFG_SYS_INIT_RAM_ADDR
 247 /* The assembler doesn't like typecast */
 248 #define CFG_SYS_INIT_RAM_ADDR_PHYS \
 249         ((CFG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 250           CFG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 251 #else
 252 /* Initial L1 address */
 253 #define CFG_SYS_INIT_RAM_ADDR_PHYS      CFG_SYS_INIT_RAM_ADDR
 254 #define CFG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 255 #define CFG_SYS_INIT_RAM_ADDR_PHYS_LOW CFG_SYS_INIT_RAM_ADDR_PHYS
 256 #endif
 257 /* Size of used area in RAM */
 258 #define CFG_SYS_INIT_RAM_SIZE   0x00004000
 259
 260 #define CFG_SYS_INIT_SP_OFFSET  (CFG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 261
 262 #define CFG_SYS_CPLD_BASE       0xffa00000
 263 #ifdef CONFIG_PHYS_64BIT
 264 #define CFG_SYS_CPLD_BASE_PHYS  0xfffa00000ull
 265 #else
 266 #define CFG_SYS_CPLD_BASE_PHYS  CFG_SYS_CPLD_BASE
 267 #endif
 268 /* CPLD config size: 1Mb */
 269
 270 /* Vsc7385 switch */
 271 #ifdef CONFIG_VSC7385_ENET
 272 #define __VSCFW_ADDR                    "vscfw_addr=ef000000\0"
 273 #define CFG_SYS_VSC7385_BASE            0xffb00000
 274
 275 #ifdef CONFIG_PHYS_64BIT
 276 #define CFG_SYS_VSC7385_BASE_PHYS       0xfffb00000ull
 277 #else
 278 #define CFG_SYS_VSC7385_BASE_PHYS       CFG_SYS_VSC7385_BASE
 279 #endif
 280
 281 /* The size of the VSC7385 firmware image */
 282 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 283 #endif
 284
 285 #ifndef __VSCFW_ADDR
 286 #define __VSCFW_ADDR ""
 287 #endif
 288
 289 /*
 290  * Config the L2 Cache as L2 SRAM
 291 */
 292 #if defined(CONFIG_SPL_BUILD)
 293 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 294 #define CFG_SYS_INIT_L2_ADDR            0xf8f80000
 295 #define CFG_SYS_INIT_L2_ADDR_PHYS       CFG_SYS_INIT_L2_ADDR
 296 #define CFG_SYS_INIT_L2_END     (CFG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 297 #elif defined(CONFIG_MTD_RAW_NAND)
 298 #ifdef CONFIG_TPL_BUILD
 299 #define CFG_SYS_INIT_L2_ADDR            0xf8f80000
 300 #define CFG_SYS_INIT_L2_ADDR_PHYS       CFG_SYS_INIT_L2_ADDR
 301 #define CFG_SYS_INIT_L2_END     (CFG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 302 #else
 303 #define CFG_SYS_INIT_L2_ADDR            0xf8f80000
 304 #define CFG_SYS_INIT_L2_ADDR_PHYS       CFG_SYS_INIT_L2_ADDR
 305 #define CFG_SYS_INIT_L2_END     (CFG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 306 #endif /* CONFIG_TPL_BUILD */
 307 #endif
 308 #endif
 309
 310 /* Serial Port - controlled on board with jumper J8
 311  * open - index 2
 312  * shorted - index 1
 313  */
 314 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 315 #define CFG_SYS_NS16550_CLK             get_bus_freq(0)
 316
 317 #define CFG_SYS_BAUDRATE_TABLE  \
 318         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 319
 320 #define CFG_SYS_NS16550_COM1    (CFG_SYS_CCSRBAR+0x4500)
 321 #define CFG_SYS_NS16550_COM2    (CFG_SYS_CCSRBAR+0x4600)
 322
 323 /* I2C */
 324 #if !CONFIG_IS_ENABLED(DM_I2C)
 325 #define CFG_SYS_I2C_NOPROBES            { {0, 0x29} }
 326 #endif
 327
 328 /*
 329  * I2C2 EEPROM
 330  */
 331
 332 #define CONFIG_RTC_PT7C4338
 333 #define CFG_SYS_I2C_RTC_ADDR            0x68
 334 #define CFG_SYS_I2C_PCA9557_ADDR        0x18
 335
 336 /* enable read and write access to EEPROM */
 337
 338 #if defined(CONFIG_PCI)
 339 /*
 340  * General PCI
 341  * Memory space is mapped 1-1, but I/O space must start from 0.
 342  */
 343
 344 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 345 #define CFG_SYS_PCIE2_MEM_VIRT  0xa0000000
 346 #ifdef CONFIG_PHYS_64BIT
 347 #define CFG_SYS_PCIE2_MEM_PHYS  0xc20000000ull
 348 #else
 349 #define CFG_SYS_PCIE2_MEM_PHYS  0xa0000000
 350 #endif
 351 #define CFG_SYS_PCIE2_IO_VIRT   0xffc10000
 352 #ifdef CONFIG_PHYS_64BIT
 353 #define CFG_SYS_PCIE2_IO_PHYS   0xfffc10000ull
 354 #else
 355 #define CFG_SYS_PCIE2_IO_PHYS   0xffc10000
 356 #endif
 357
 358 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 359 #define CFG_SYS_PCIE1_MEM_VIRT  0x80000000
 360 #ifdef CONFIG_PHYS_64BIT
 361 #define CFG_SYS_PCIE1_MEM_PHYS  0xc00000000ull
 362 #else
 363 #define CFG_SYS_PCIE1_MEM_PHYS  0x80000000
 364 #endif
 365 #define CFG_SYS_PCIE1_IO_VIRT   0xffc00000
 366 #ifdef CONFIG_PHYS_64BIT
 367 #define CFG_SYS_PCIE1_IO_PHYS   0xfffc00000ull
 368 #else
 369 #define CFG_SYS_PCIE1_IO_PHYS   0xffc00000
 370 #endif
 371 #endif /* CONFIG_PCI */
 372
 373 #if defined(CONFIG_TSEC_ENET)
 374 #define CONFIG_TSEC1
 375 #define CONFIG_TSEC1_NAME       "eTSEC1"
 376 #define CONFIG_TSEC2
 377 #define CONFIG_TSEC2_NAME       "eTSEC2"
 378 #define CONFIG_TSEC3
 379 #define CONFIG_TSEC3_NAME       "eTSEC3"
 380
 381 #define TSEC1_PHY_ADDR  2
 382 #define TSEC2_PHY_ADDR  0
 383 #define TSEC3_PHY_ADDR  1
 384
 385 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 386 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 387 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 388
 389 #define TSEC1_PHYIDX    0
 390 #define TSEC2_PHYIDX    0
 391 #define TSEC3_PHYIDX    0
 392 #endif /* CONFIG_TSEC_ENET */
 393
 394 /*
 395  * Environment
 396  */
 397 #if defined(CONFIG_MTD_RAW_NAND)
 398 #ifdef CONFIG_TPL_BUILD
 399 #define SPL_ENV_ADDR            (CFG_SYS_INIT_L2_ADDR + (160 << 10))
 400 #endif
 401 #endif
 402
 403 /*
 404  * USB
 405  */
 406
 407 #ifdef CONFIG_MMC
 408 #define CFG_SYS_FSL_ESDHC_ADDR  CFG_SYS_MPC85xx_ESDHC_ADDR
 409 #endif
 410
 411 /*
 412  * Miscellaneous configurable options
 413  */
 414
 415 /*
 416  * For booting Linux, the board info and command line data
 417  * have to be in the first 64 MB of memory, since this is
 418  * the maximum mapped by the Linux kernel during initialization.
 419  */
 420 #define CFG_SYS_BOOTMAPSZ       (64 << 20)      /* Initial Memory for Linux*/
 421
 422 /*
 423  * Environment Configuration
 424  */
 425 #define CONFIG_HOSTNAME         "unknown"
 426 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 427 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 428
 429 #include "p1_p2_bootsrc.h"
 430
 431 #define CONFIG_EXTRA_ENV_SETTINGS       \
 432 "netdev=eth0\0" \
 433 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 434 "loadaddr=1000000\0"    \
 435 "bootfile=uImage\0"     \
 436 "tftpflash=tftpboot $loadaddr $uboot; " \
 437         "protect off " __stringify(CONFIG_TEXT_BASE) " +$filesize; " \
 438         "erase " __stringify(CONFIG_TEXT_BASE) " +$filesize; "  \
 439         "cp.b $loadaddr " __stringify(CONFIG_TEXT_BASE) " $filesize; " \
 440         "protect on " __stringify(CONFIG_TEXT_BASE) " +$filesize; "     \
 441         "cmp.b $loadaddr " __stringify(CONFIG_TEXT_BASE) " $filesize\0" \
 442 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 443 "consoledev=ttyS0\0"    \
 444 "ramdiskaddr=2000000\0" \
 445 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 446 "fdtaddr=1e00000\0"     \
 447 "bdev=sda1\0" \
 448 "jffs2nor=mtdblock3\0"  \
 449 "norbootaddr=ef080000\0"        \
 450 "norfdtaddr=ef040000\0" \
 451 "jffs2nand=mtdblock9\0" \
 452 "nandbootaddr=100000\0" \
 453 "nandfdtaddr=80000\0"           \
 454 "ramdisk_size=120000\0" \
 455 __VSCFW_ADDR    \
 456 MAP_NOR_LO_CMD(map_lowernorbank) \
 457 MAP_NOR_UP_CMD(map_uppernorbank) \
 458 RST_NOR_CMD(norboot) \
 459 RST_NOR_LO_CMD(norlowerboot) \
 460 RST_NOR_UP_CMD(norupperboot) \
 461 RST_SPI_CMD(spiboot) \
 462 RST_SD_CMD(sdboot) \
 463 RST_SD2_CMD(sd2boot) \
 464 RST_NAND_CMD(nandboot) \
 465 RST_PCIE_CMD(pciboot) \
 466 RST_DEF_CMD(defboot) \
 467 ""
 468
 469 #define CONFIG_USB_FAT_BOOT     \
 470 "setenv bootargs root=/dev/ram rw "     \
 471 "console=$consoledev,$baudrate $othbootargs " \
 472 "ramdisk_size=$ramdisk_size;"   \
 473 "usb start;"    \
 474 "fatload usb 0:2 $loadaddr $bootfile;"  \
 475 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 476 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 477 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 478
 479 #define CONFIG_USB_EXT2_BOOT    \
 480 "setenv bootargs root=/dev/ram rw "     \
 481 "console=$consoledev,$baudrate $othbootargs " \
 482 "ramdisk_size=$ramdisk_size;"   \
 483 "usb start;"    \
 484 "ext2load usb 0:4 $loadaddr $bootfile;" \
 485 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 486 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 487 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 488
 489 #define CONFIG_NORBOOT  \
 490 "setenv bootargs root=/dev/$jffs2nor rw "       \
 491 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 492 "bootm $norbootaddr - $norfdtaddr"
 493
 494 #endif /* __CONFIG_H */