include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define __SW_NOR_BANK_MASK      0xfd
  25 #define __SW_NOR_BANK_UP        0x00
  26 #define __SW_NOR_BANK_LO        0x02
  27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  28 #endif
  29
  30 /*
  31  * P1020RDB-PD board has user selectable switches for evaluating different
  32  * frequency and boot options for the P1020 device. The table that
  33  * follow describe the available options. The front six binary number was in
  34  * accordance with SW3[1:6].
  35  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  36  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  37  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  38  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  39  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  40  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  41  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  42  */
  43 #if defined(CONFIG_TARGET_P1020RDB_PD)
  44 #define CONFIG_VSC7385_ENET
  45 #define CONFIG_SLIC
  46 #define __SW_BOOT_MASK          0x03
  47 #define __SW_BOOT_NOR           0x64
  48 #define __SW_BOOT_SPI           0x34
  49 #define __SW_BOOT_SD            0x24
  50 #define __SW_BOOT_NAND          0x44
  51 #define __SW_BOOT_PCIE          0x74
  52 #define __SW_NOR_BANK_MASK      0xfd
  53 #define __SW_NOR_BANK_UP        0x00
  54 #define __SW_NOR_BANK_LO        0x02
  55 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  56 /*
  57  * Dynamic MTD Partition support with mtdparts
  58  */
  59 #endif
  60
  61 #if defined(CONFIG_TARGET_P2020RDB)
  62 #define CONFIG_VSC7385_ENET
  63 #define __SW_BOOT_MASK          0x03
  64 #define __SW_BOOT_NOR           0xc8
  65 #define __SW_BOOT_SPI           0x28
  66 #define __SW_BOOT_SD            0x68
  67 #define __SW_BOOT_SD2           0x18
  68 #define __SW_BOOT_NAND          0xe8
  69 #define __SW_BOOT_PCIE          0xa8
  70 #define __SW_NOR_BANK_MASK      0xfd
  71 #define __SW_NOR_BANK_UP        0x00
  72 #define __SW_NOR_BANK_LO        0x02
  73 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  74 /*
  75  * Dynamic MTD Partition support with mtdparts
  76  */
  77 #endif
  78
  79 #ifdef CONFIG_SDCARD
  80 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  81 #define CONFIG_SPL_PAD_TO               0x20000
  82 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  83 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  84 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  85 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  86 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  87 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  88 #ifdef CONFIG_SPL_BUILD
  89 #define CONFIG_SPL_COMMON_INIT_DDR
  90 #endif
  91 #elif defined(CONFIG_SPIFLASH)
  92 #define CONFIG_SPL_SPI_FLASH_MINIMAL
  93 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  94 #define CONFIG_SPL_PAD_TO               0x20000
  95 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  96 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  97 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  98 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  99 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
 100 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 101 #ifdef CONFIG_SPL_BUILD
 102 #define CONFIG_SPL_COMMON_INIT_DDR
 103 #endif
 104 #elif defined(CONFIG_MTD_RAW_NAND)
 105 #ifdef CONFIG_TPL_BUILD
 106 #define CONFIG_SPL_NAND_INIT
 107 #define CONFIG_SPL_COMMON_INIT_DDR
 108 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
 109 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 110 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 111 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 112 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 113 #elif defined(CONFIG_SPL_BUILD)
 114 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 115 #define CONFIG_SPL_MAX_SIZE             4096
 116 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 117 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 118 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 119 #else
 120 #ifndef CONFIG_MPC85XX_HAVE_RESET_VECTOR
 121 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 122 #endif
 123 #endif /* not CONFIG_TPL_BUILD */
 124
 125 #define CONFIG_SPL_PAD_TO               0x20000
 126 #define CONFIG_TPL_PAD_TO               0x20000
 127 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 128 #endif
 129
 130 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 131 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 132 #endif
 133
 134 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 135 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 136
 137 #define CONFIG_LBA48
 138
 139 #define CONFIG_HWCONFIG
 140 /*
 141  * These can be toggled for performance analysis, otherwise use default.
 142  */
 143 #define CONFIG_L2_CACHE
 144
 145 #define CONFIG_ENABLE_36BIT_PHYS
 146
 147 #define CONFIG_SYS_CCSRBAR              0xffe00000
 148 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 149
 150 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 151        SPL code*/
 152 #ifdef CONFIG_SPL_BUILD
 153 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 154 #endif
 155
 156 /* DDR Setup */
 157 #define CONFIG_SYS_DDR_RAW_TIMING
 158 #define CONFIG_SYS_SPD_BUS_NUM 1
 159 #define SPD_EEPROM_ADDRESS 0x52
 160
 161 #if defined(CONFIG_TARGET_P1020RDB_PD)
 162 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 163 #else
 164 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 165 #endif
 166 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 167 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 168 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 169
 170 /* Default settings for DDR3 */
 171 #ifndef CONFIG_TARGET_P2020RDB
 172 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 173 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 174 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 175 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 176 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 177 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 178
 179 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 180 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 181 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 182 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 183
 184 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 185 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 186 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 187 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 188 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 189 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 190 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 191 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 192 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 193
 194 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 195 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 196 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 197 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 198 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 199 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 200 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 201 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 202 #endif
 203
 204 /*
 205  * Memory map
 206  *
 207  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 208  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 209  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 210  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 211  *   (early boot only)
 212  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 213  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 214  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 215  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 216  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 217  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 218  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 219  */
 220
 221 /*
 222  * Local Bus Definitions
 223  */
 224 #if defined(CONFIG_TARGET_P1020RDB_PD)
 225 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 226 #define CONFIG_SYS_FLASH_BASE           0xec000000
 227 #else
 228 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 229 #define CONFIG_SYS_FLASH_BASE           0xef000000
 230 #endif
 231
 232 #ifdef CONFIG_PHYS_64BIT
 233 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 234 #else
 235 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 236 #endif
 237
 238 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 239         | BR_PS_16 | BR_V)
 240
 241 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 242
 243 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 244 #define CONFIG_SYS_FLASH_QUIET_TEST
 245 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 246
 247 #undef CONFIG_SYS_FLASH_CHECKSUM
 248 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 249 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 250
 251 #define CONFIG_SYS_FLASH_EMPTY_INFO
 252
 253 /* Nand Flash */
 254 #ifdef CONFIG_NAND_FSL_ELBC
 255 #define CONFIG_SYS_NAND_BASE            0xff800000
 256 #ifdef CONFIG_PHYS_64BIT
 257 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 258 #else
 259 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 260 #endif
 261
 262 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 263 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 264
 265 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 266         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 267         | BR_PS_8       /* Port Size = 8 bit */ \
 268         | BR_MS_FCM     /* MSEL = FCM */ \
 269         | BR_V) /* valid */
 270 #if defined(CONFIG_TARGET_P1020RDB_PD)
 271 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 272         | OR_FCM_PGS    /* Large Page*/ \
 273         | OR_FCM_CSCT \
 274         | OR_FCM_CST \
 275         | OR_FCM_CHT \
 276         | OR_FCM_SCY_1 \
 277         | OR_FCM_TRLX \
 278         | OR_FCM_EHTR)
 279 #else
 280 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 281         | OR_FCM_CSCT \
 282         | OR_FCM_CST \
 283         | OR_FCM_CHT \
 284         | OR_FCM_SCY_1 \
 285         | OR_FCM_TRLX \
 286         | OR_FCM_EHTR)
 287 #endif
 288 #endif /* CONFIG_NAND_FSL_ELBC */
 289
 290 #define CONFIG_SYS_INIT_RAM_LOCK
 291 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 292 #ifdef CONFIG_PHYS_64BIT
 293 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 294 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 295 /* The assembler doesn't like typecast */
 296 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 297         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 298           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 299 #else
 300 /* Initial L1 address */
 301 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 302 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 303 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 304 #endif
 305 /* Size of used area in RAM */
 306 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 307
 308 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 309                                         GENERATED_GBL_DATA_SIZE)
 310 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 311
 312 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 313
 314 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 315 #ifdef CONFIG_PHYS_64BIT
 316 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 317 #else
 318 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 319 #endif
 320 /* CPLD config size: 1Mb */
 321
 322 #define CONFIG_SYS_PMC_BASE     0xff980000
 323 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 324 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 325                                         BR_PS_8 | BR_V)
 326 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 327                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 328                                  OR_GPCM_EAD)
 329
 330 /* Vsc7385 switch */
 331 #ifdef CONFIG_VSC7385_ENET
 332 #define __VSCFW_ADDR                    "vscfw_addr=ef000000\0"
 333 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 334
 335 #ifdef CONFIG_PHYS_64BIT
 336 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 337 #else
 338 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 339 #endif
 340
 341 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 342         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 343 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 344                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 345                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 346
 347 /* The size of the VSC7385 firmware image */
 348 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 349 #endif
 350
 351 #ifndef __VSCFW_ADDR
 352 #define __VSCFW_ADDR ""
 353 #endif
 354
 355 /*
 356  * Config the L2 Cache as L2 SRAM
 357 */
 358 #if defined(CONFIG_SPL_BUILD)
 359 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 360 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 361 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 362 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 363 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 364 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 365 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 366 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 367 #if defined(CONFIG_TARGET_P2020RDB)
 368 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 369 #else
 370 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 371 #endif
 372 #elif defined(CONFIG_MTD_RAW_NAND)
 373 #ifdef CONFIG_TPL_BUILD
 374 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 375 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 376 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 377 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 378 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 379 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 380 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 381 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 382 #else
 383 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 384 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 385 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 386 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 387 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 388 #endif /* CONFIG_TPL_BUILD */
 389 #endif
 390 #endif
 391
 392 /* Serial Port - controlled on board with jumper J8
 393  * open - index 2
 394  * shorted - index 1
 395  */
 396 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 397 #define CONFIG_SYS_NS16550_SERIAL
 398 #define CONFIG_SYS_NS16550_REG_SIZE     1
 399 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 400 #if defined(CONFIG_SPL_BUILD) && CONFIG_IS_ENABLED(INIT_MINIMAL)
 401 #define CONFIG_NS16550_MIN_FUNCTIONS
 402 #endif
 403
 404 #define CONFIG_SYS_BAUDRATE_TABLE       \
 405         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 406
 407 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 408 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 409
 410 /* I2C */
 411 #if !CONFIG_IS_ENABLED(DM_I2C)
 412 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 413 #endif
 414
 415 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 416
 417 /*
 418  * I2C2 EEPROM
 419  */
 420
 421 #define CONFIG_RTC_PT7C4338
 422 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 423 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 424
 425 /* enable read and write access to EEPROM */
 426
 427 #if defined(CONFIG_PCI)
 428 /*
 429  * General PCI
 430  * Memory space is mapped 1-1, but I/O space must start from 0.
 431  */
 432
 433 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 434 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 435 #ifdef CONFIG_PHYS_64BIT
 436 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 437 #else
 438 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 439 #endif
 440 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 441 #ifdef CONFIG_PHYS_64BIT
 442 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 443 #else
 444 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 445 #endif
 446
 447 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 448 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 449 #ifdef CONFIG_PHYS_64BIT
 450 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 451 #else
 452 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 453 #endif
 454 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 455 #ifdef CONFIG_PHYS_64BIT
 456 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 457 #else
 458 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 459 #endif
 460
 461 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 462 #endif /* CONFIG_PCI */
 463
 464 #if defined(CONFIG_TSEC_ENET)
 465 #define CONFIG_TSEC1
 466 #define CONFIG_TSEC1_NAME       "eTSEC1"
 467 #define CONFIG_TSEC2
 468 #define CONFIG_TSEC2_NAME       "eTSEC2"
 469 #define CONFIG_TSEC3
 470 #define CONFIG_TSEC3_NAME       "eTSEC3"
 471
 472 #define TSEC1_PHY_ADDR  2
 473 #define TSEC2_PHY_ADDR  0
 474 #define TSEC3_PHY_ADDR  1
 475
 476 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 477 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 478 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 479
 480 #define TSEC1_PHYIDX    0
 481 #define TSEC2_PHYIDX    0
 482 #define TSEC3_PHYIDX    0
 483 #endif /* CONFIG_TSEC_ENET */
 484
 485 /*
 486  * Environment
 487  */
 488 #if defined(CONFIG_SDCARD)
 489 #define CONFIG_FSL_FIXED_MMC_LOCATION
 490 #elif defined(CONFIG_MTD_RAW_NAND)
 491 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 492 #ifdef CONFIG_TPL_BUILD
 493 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 494 #endif
 495 #elif defined(CONFIG_SYS_RAMBOOT)
 496 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 497 #endif
 498
 499 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 500 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 501
 502 /*
 503  * USB
 504  */
 505 #define CONFIG_HAS_FSL_DR_USB
 506
 507 #if defined(CONFIG_HAS_FSL_DR_USB)
 508 #ifdef CONFIG_USB_EHCI_HCD
 509 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 510 #endif
 511 #endif
 512
 513 #if defined(CONFIG_TARGET_P1020RDB_PD)
 514 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 515 #endif
 516
 517 #ifdef CONFIG_MMC
 518 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 519 #endif
 520
 521 /*
 522  * Miscellaneous configurable options
 523  */
 524
 525 /*
 526  * For booting Linux, the board info and command line data
 527  * have to be in the first 64 MB of memory, since this is
 528  * the maximum mapped by the Linux kernel during initialization.
 529  */
 530 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 531 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 532
 533 /*
 534  * Environment Configuration
 535  */
 536 #define CONFIG_HOSTNAME         "unknown"
 537 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 538 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 539
 540 #ifdef __SW_BOOT_NOR
 541 #define __NOR_RST_CMD   \
 542 norboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_NOR 1; \
 543 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 544 #endif
 545 #ifdef __SW_BOOT_SPI
 546 #define __SPI_RST_CMD   \
 547 spiboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_SPI 1; \
 548 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 549 #endif
 550 #ifdef __SW_BOOT_SD
 551 #define __SD_RST_CMD    \
 552 sdboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_SD 1; \
 553 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 554 #endif
 555 #ifdef __SW_BOOT_NAND
 556 #define __NAND_RST_CMD  \
 557 nandboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_NAND 1; \
 558 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 559 #endif
 560 #ifdef __SW_BOOT_PCIE
 561 #define __PCIE_RST_CMD  \
 562 pciboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_PCIE 1; \
 563 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 564 #endif
 565
 566 #define CONFIG_EXTRA_ENV_SETTINGS       \
 567 "netdev=eth0\0" \
 568 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 569 "loadaddr=1000000\0"    \
 570 "bootfile=uImage\0"     \
 571 "tftpflash=tftpboot $loadaddr $uboot; " \
 572         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 573         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 574         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 575         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 576         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 577 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 578 "consoledev=ttyS0\0"    \
 579 "ramdiskaddr=2000000\0" \
 580 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 581 "fdtaddr=1e00000\0"     \
 582 "bdev=sda1\0" \
 583 "jffs2nor=mtdblock3\0"  \
 584 "norbootaddr=ef080000\0"        \
 585 "norfdtaddr=ef040000\0" \
 586 "jffs2nand=mtdblock9\0" \
 587 "nandbootaddr=100000\0" \
 588 "nandfdtaddr=80000\0"           \
 589 "ramdisk_size=120000\0" \
 590 __VSCFW_ADDR    \
 591 "map_lowernorbank=i2c dev "__stringify(CONFIG_SYS_SPD_BUS_NUM)"; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 1 "__stringify(__SW_NOR_BANK_LO)" 1; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 3 "__stringify(__SW_NOR_BANK_MASK)" 1\0" \
 592 "map_uppernorbank=i2c dev "__stringify(CONFIG_SYS_SPD_BUS_NUM)"; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 1 "__stringify(__SW_NOR_BANK_UP)" 1; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 3 "__stringify(__SW_NOR_BANK_MASK)" 1\0" \
 593 __stringify(__NOR_RST_CMD)"\0" \
 594 __stringify(__SPI_RST_CMD)"\0" \
 595 __stringify(__SD_RST_CMD)"\0" \
 596 __stringify(__NAND_RST_CMD)"\0" \
 597 __stringify(__PCIE_RST_CMD)"\0"
 598
 599 #define CONFIG_USB_FAT_BOOT     \
 600 "setenv bootargs root=/dev/ram rw "     \
 601 "console=$consoledev,$baudrate $othbootargs " \
 602 "ramdisk_size=$ramdisk_size;"   \
 603 "usb start;"    \
 604 "fatload usb 0:2 $loadaddr $bootfile;"  \
 605 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 606 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 607 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 608
 609 #define CONFIG_USB_EXT2_BOOT    \
 610 "setenv bootargs root=/dev/ram rw "     \
 611 "console=$consoledev,$baudrate $othbootargs " \
 612 "ramdisk_size=$ramdisk_size;"   \
 613 "usb start;"    \
 614 "ext2load usb 0:4 $loadaddr $bootfile;" \
 615 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 616 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 617 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 618
 619 #define CONFIG_NORBOOT  \
 620 "setenv bootargs root=/dev/$jffs2nor rw "       \
 621 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 622 "bootm $norbootaddr - $norfdtaddr"
 623
 624 #endif /* __CONFIG_H */