include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define __SW_NOR_BANK_MASK      0xfd
  25 #define __SW_NOR_BANK_UP        0x00
  26 #define __SW_NOR_BANK_LO        0x02
  27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  28 #endif
  29
  30 /*
  31  * P1020RDB-PD board has user selectable switches for evaluating different
  32  * frequency and boot options for the P1020 device. The table that
  33  * follow describe the available options. The front six binary number was in
  34  * accordance with SW3[1:6].
  35  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  36  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  37  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  38  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  39  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  40  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  41  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  42  */
  43 #if defined(CONFIG_TARGET_P1020RDB_PD)
  44 #define CONFIG_VSC7385_ENET
  45 #define CONFIG_SLIC
  46 #define __SW_BOOT_MASK          0x03
  47 #define __SW_BOOT_NOR           0x64
  48 #define __SW_BOOT_SPI           0x34
  49 #define __SW_BOOT_SD            0x24
  50 #define __SW_BOOT_NAND          0x44
  51 #define __SW_BOOT_PCIE          0x74
  52 #define __SW_NOR_BANK_MASK      0xfd
  53 #define __SW_NOR_BANK_UP        0x00
  54 #define __SW_NOR_BANK_LO        0x02
  55 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  56 /*
  57  * Dynamic MTD Partition support with mtdparts
  58  */
  59 #endif
  60
  61 #if defined(CONFIG_TARGET_P2020RDB)
  62 #define CONFIG_VSC7385_ENET
  63 #define __SW_BOOT_MASK          0x03
  64 #define __SW_BOOT_NOR           0xc8
  65 #define __SW_BOOT_SPI           0x28
  66 #define __SW_BOOT_SD            0x68
  67 #define __SW_BOOT_SD2           0x18
  68 #define __SW_BOOT_NAND          0xe8
  69 #define __SW_BOOT_PCIE          0xa8
  70 #define __SW_NOR_BANK_MASK      0xfd
  71 #define __SW_NOR_BANK_UP        0x00
  72 #define __SW_NOR_BANK_LO        0x02
  73 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  74 /*
  75  * Dynamic MTD Partition support with mtdparts
  76  */
  77 #endif
  78
  79 #ifdef CONFIG_SDCARD
  80 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  81 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  82 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  83 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  84 #elif defined(CONFIG_SPIFLASH)
  85 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  86 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  87 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  88 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  89 #elif defined(CONFIG_MTD_RAW_NAND)
  90 #ifdef CONFIG_TPL_BUILD
  91 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
  92 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
  93 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
  94 #elif defined(CONFIG_SPL_BUILD)
  95 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
  96 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
  97 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
  98 #endif /* not CONFIG_TPL_BUILD */
  99 #endif
 100
 101 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 102 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 103 #endif
 104
 105 #define CONFIG_HWCONFIG
 106 /*
 107  * These can be toggled for performance analysis, otherwise use default.
 108  */
 109 #define CONFIG_L2_CACHE
 110
 111 #define CONFIG_SYS_CCSRBAR              0xffe00000
 112 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 113
 114 /* DDR Setup */
 115 #define SPD_EEPROM_ADDRESS 0x52
 116
 117 #if defined(CONFIG_TARGET_P1020RDB_PD)
 118 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 119 #else
 120 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 121 #endif
 122 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 123 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 124 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 125
 126 /* Default settings for DDR3 */
 127 #ifndef CONFIG_TARGET_P2020RDB
 128 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 129 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 130 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 131 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 132 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 133 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 134
 135 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 136 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 137 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 138 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 139
 140 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 141 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 142 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 143 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 144 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 145 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 146 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 147 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 148 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 149
 150 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 151 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 152 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 153 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 154 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 155 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 156 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 157 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 158 #endif
 159
 160 /*
 161  * Memory map
 162  *
 163  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 164  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 165  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 166  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 167  *   (early boot only)
 168  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 169  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 170  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 171  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 172  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 173  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 174  */
 175
 176 /*
 177  * Local Bus Definitions
 178  */
 179 #if defined(CONFIG_TARGET_P1020RDB_PD)
 180 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 181 #define CONFIG_SYS_FLASH_BASE           0xec000000
 182 #else
 183 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 184 #define CONFIG_SYS_FLASH_BASE           0xef000000
 185 #endif
 186
 187 #ifdef CONFIG_PHYS_64BIT
 188 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 189 #else
 190 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 191 #endif
 192
 193 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 194         | BR_PS_16 | BR_V)
 195
 196 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 197
 198 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 199 #define CONFIG_SYS_FLASH_QUIET_TEST
 200 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 201
 202 #undef CONFIG_SYS_FLASH_CHECKSUM
 203 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 204 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 205
 206 #define CONFIG_SYS_FLASH_EMPTY_INFO
 207
 208 /* Nand Flash */
 209 #ifdef CONFIG_NAND_FSL_ELBC
 210 #define CONFIG_SYS_NAND_BASE            0xff800000
 211 #ifdef CONFIG_PHYS_64BIT
 212 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 213 #else
 214 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 215 #endif
 216
 217 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 218 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 219
 220 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 221         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 222         | BR_PS_8       /* Port Size = 8 bit */ \
 223         | BR_MS_FCM     /* MSEL = FCM */ \
 224         | BR_V) /* valid */
 225 #if defined(CONFIG_TARGET_P1020RDB_PD)
 226 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 227         | OR_FCM_PGS    /* Large Page*/ \
 228         | OR_FCM_CSCT \
 229         | OR_FCM_CST \
 230         | OR_FCM_CHT \
 231         | OR_FCM_SCY_1 \
 232         | OR_FCM_TRLX \
 233         | OR_FCM_EHTR)
 234 #else
 235 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 236         | OR_FCM_CSCT \
 237         | OR_FCM_CST \
 238         | OR_FCM_CHT \
 239         | OR_FCM_SCY_1 \
 240         | OR_FCM_TRLX \
 241         | OR_FCM_EHTR)
 242 #endif
 243 #endif /* CONFIG_NAND_FSL_ELBC */
 244
 245 #define CONFIG_SYS_INIT_RAM_LOCK
 246 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 247 #ifdef CONFIG_PHYS_64BIT
 248 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 249 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 250 /* The assembler doesn't like typecast */
 251 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 252         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 253           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 254 #else
 255 /* Initial L1 address */
 256 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 257 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 258 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 259 #endif
 260 /* Size of used area in RAM */
 261 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 262
 263 #define CONFIG_SYS_INIT_SP_OFFSET       (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 264
 265 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 266
 267 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 268 #ifdef CONFIG_PHYS_64BIT
 269 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 270 #else
 271 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 272 #endif
 273 /* CPLD config size: 1Mb */
 274
 275 /* Vsc7385 switch */
 276 #ifdef CONFIG_VSC7385_ENET
 277 #define __VSCFW_ADDR                    "vscfw_addr=ef000000\0"
 278 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 279
 280 #ifdef CONFIG_PHYS_64BIT
 281 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 282 #else
 283 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 284 #endif
 285
 286 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 287         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 288 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 289                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 290                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 291
 292 /* The size of the VSC7385 firmware image */
 293 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 294 #endif
 295
 296 #ifndef __VSCFW_ADDR
 297 #define __VSCFW_ADDR ""
 298 #endif
 299
 300 /*
 301  * Config the L2 Cache as L2 SRAM
 302 */
 303 #if defined(CONFIG_SPL_BUILD)
 304 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 305 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 306 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 307 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 308 #elif defined(CONFIG_MTD_RAW_NAND)
 309 #ifdef CONFIG_TPL_BUILD
 310 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 311 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 312 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 313 #else
 314 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 315 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 316 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 317 #endif /* CONFIG_TPL_BUILD */
 318 #endif
 319 #endif
 320
 321 /* Serial Port - controlled on board with jumper J8
 322  * open - index 2
 323  * shorted - index 1
 324  */
 325 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 326 #define CONFIG_SYS_NS16550_SERIAL
 327 #define CONFIG_SYS_NS16550_REG_SIZE     1
 328 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 329 #if defined(CONFIG_SPL_BUILD) && CONFIG_IS_ENABLED(INIT_MINIMAL)
 330 #define CONFIG_NS16550_MIN_FUNCTIONS
 331 #endif
 332
 333 #define CONFIG_SYS_BAUDRATE_TABLE       \
 334         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 335
 336 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 337 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 338
 339 /* I2C */
 340 #if !CONFIG_IS_ENABLED(DM_I2C)
 341 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 342 #endif
 343
 344 /*
 345  * I2C2 EEPROM
 346  */
 347
 348 #define CONFIG_RTC_PT7C4338
 349 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 350 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 351
 352 /* enable read and write access to EEPROM */
 353
 354 #if defined(CONFIG_PCI)
 355 /*
 356  * General PCI
 357  * Memory space is mapped 1-1, but I/O space must start from 0.
 358  */
 359
 360 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 361 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 362 #ifdef CONFIG_PHYS_64BIT
 363 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 364 #else
 365 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 366 #endif
 367 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 368 #ifdef CONFIG_PHYS_64BIT
 369 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 370 #else
 371 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 372 #endif
 373
 374 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 375 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 376 #ifdef CONFIG_PHYS_64BIT
 377 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 378 #else
 379 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 380 #endif
 381 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 382 #ifdef CONFIG_PHYS_64BIT
 383 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 384 #else
 385 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 386 #endif
 387
 388 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 389 #endif /* CONFIG_PCI */
 390
 391 #if defined(CONFIG_TSEC_ENET)
 392 #define CONFIG_TSEC1
 393 #define CONFIG_TSEC1_NAME       "eTSEC1"
 394 #define CONFIG_TSEC2
 395 #define CONFIG_TSEC2_NAME       "eTSEC2"
 396 #define CONFIG_TSEC3
 397 #define CONFIG_TSEC3_NAME       "eTSEC3"
 398
 399 #define TSEC1_PHY_ADDR  2
 400 #define TSEC2_PHY_ADDR  0
 401 #define TSEC3_PHY_ADDR  1
 402
 403 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 404 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 405 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 406
 407 #define TSEC1_PHYIDX    0
 408 #define TSEC2_PHYIDX    0
 409 #define TSEC3_PHYIDX    0
 410 #endif /* CONFIG_TSEC_ENET */
 411
 412 /*
 413  * Environment
 414  */
 415 #if defined(CONFIG_MTD_RAW_NAND)
 416 #ifdef CONFIG_TPL_BUILD
 417 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 418 #endif
 419 #elif defined(CONFIG_SYS_RAMBOOT)
 420 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 421 #endif
 422
 423 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 424 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 425
 426 /*
 427  * USB
 428  */
 429
 430 #ifdef CONFIG_MMC
 431 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 432 #endif
 433
 434 /*
 435  * Miscellaneous configurable options
 436  */
 437
 438 /*
 439  * For booting Linux, the board info and command line data
 440  * have to be in the first 64 MB of memory, since this is
 441  * the maximum mapped by the Linux kernel during initialization.
 442  */
 443 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 444 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 445
 446 /*
 447  * Environment Configuration
 448  */
 449 #define CONFIG_HOSTNAME         "unknown"
 450 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 451 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 452
 453 #include "p1_p2_bootsrc.h"
 454
 455 #define CONFIG_EXTRA_ENV_SETTINGS       \
 456 "netdev=eth0\0" \
 457 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 458 "loadaddr=1000000\0"    \
 459 "bootfile=uImage\0"     \
 460 "tftpflash=tftpboot $loadaddr $uboot; " \
 461         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 462         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 463         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 464         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 465         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 466 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 467 "consoledev=ttyS0\0"    \
 468 "ramdiskaddr=2000000\0" \
 469 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 470 "fdtaddr=1e00000\0"     \
 471 "bdev=sda1\0" \
 472 "jffs2nor=mtdblock3\0"  \
 473 "norbootaddr=ef080000\0"        \
 474 "norfdtaddr=ef040000\0" \
 475 "jffs2nand=mtdblock9\0" \
 476 "nandbootaddr=100000\0" \
 477 "nandfdtaddr=80000\0"           \
 478 "ramdisk_size=120000\0" \
 479 __VSCFW_ADDR    \
 480 MAP_NOR_LO_CMD(map_lowernorbank) \
 481 MAP_NOR_UP_CMD(map_uppernorbank) \
 482 RST_NOR_CMD(norboot) \
 483 RST_SPI_CMD(spiboot) \
 484 RST_SD_CMD(sdboot) \
 485 RST_NAND_CMD(nandboot) \
 486 RST_PCIE_CMD(pciboot) \
 487 ""
 488
 489 #define CONFIG_USB_FAT_BOOT     \
 490 "setenv bootargs root=/dev/ram rw "     \
 491 "console=$consoledev,$baudrate $othbootargs " \
 492 "ramdisk_size=$ramdisk_size;"   \
 493 "usb start;"    \
 494 "fatload usb 0:2 $loadaddr $bootfile;"  \
 495 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 496 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 497 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 498
 499 #define CONFIG_USB_EXT2_BOOT    \
 500 "setenv bootargs root=/dev/ram rw "     \
 501 "console=$consoledev,$baudrate $othbootargs " \
 502 "ramdisk_size=$ramdisk_size;"   \
 503 "usb start;"    \
 504 "ext2load usb 0:4 $loadaddr $bootfile;" \
 505 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 506 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 507 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 508
 509 #define CONFIG_NORBOOT  \
 510 "setenv bootargs root=/dev/$jffs2nor rw "       \
 511 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 512 "bootm $norbootaddr - $norfdtaddr"
 513
 514 #endif /* __CONFIG_H */