include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define __SW_NOR_BANK_MASK      0xfd
  25 #define __SW_NOR_BANK_UP        0x00
  26 #define __SW_NOR_BANK_LO        0x02
  27 #define __SW_BOOT_NOR_BANK_UP   0x5c /* (__SW_BOOT_NOR | __SW_NOR_BANK_UP) */
  28 #define __SW_BOOT_NOR_BANK_LO   0x5e /* (__SW_BOOT_NOR | __SW_NOR_BANK_LO) */
  29 #define __SW_BOOT_NOR_BANK_MASK 0x01 /* (__SW_BOOT_MASK & __SW_NOR_BANK_MASK) */
  30 #endif
  31
  32 /*
  33  * P1020RDB-PD board has user selectable switches for evaluating different
  34  * frequency and boot options for the P1020 device. The table that
  35  * follow describe the available options. The front six binary number was in
  36  * accordance with SW3[1:6].
  37  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  38  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  39  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  40  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  41  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  42  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  43  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  44  */
  45 #if defined(CONFIG_TARGET_P1020RDB_PD)
  46 #define CONFIG_VSC7385_ENET
  47 #define CONFIG_SLIC
  48 #define __SW_BOOT_MASK          0x03
  49 #define __SW_BOOT_NOR           0x64
  50 #define __SW_BOOT_SPI           0x34
  51 #define __SW_BOOT_SD            0x24
  52 #define __SW_BOOT_NAND          0x44
  53 #define __SW_BOOT_PCIE          0x74
  54 #define __SW_NOR_BANK_MASK      0xfd
  55 #define __SW_NOR_BANK_UP        0x00
  56 #define __SW_NOR_BANK_LO        0x02
  57 #define __SW_BOOT_NOR_BANK_UP   0x64 /* (__SW_BOOT_NOR | __SW_NOR_BANK_UP) */
  58 #define __SW_BOOT_NOR_BANK_LO   0x66 /* (__SW_BOOT_NOR | __SW_NOR_BANK_LO) */
  59 #define __SW_BOOT_NOR_BANK_MASK 0x01 /* (__SW_BOOT_MASK & __SW_NOR_BANK_MASK) */
  60 /*
  61  * Dynamic MTD Partition support with mtdparts
  62  */
  63 #endif
  64
  65 #if defined(CONFIG_TARGET_P2020RDB)
  66 #define CONFIG_VSC7385_ENET
  67 #define __SW_BOOT_MASK          0x03
  68 #define __SW_BOOT_NOR           0xc8
  69 #define __SW_BOOT_SPI           0x28
  70 #define __SW_BOOT_SD            0x68
  71 #define __SW_BOOT_SD2           0x18
  72 #define __SW_BOOT_NAND          0xe8
  73 #define __SW_BOOT_PCIE          0xa8
  74 #define __SW_NOR_BANK_MASK      0xfd
  75 #define __SW_NOR_BANK_UP        0x00
  76 #define __SW_NOR_BANK_LO        0x02
  77 #define __SW_BOOT_NOR_BANK_UP   0xc8 /* (__SW_BOOT_NOR | __SW_NOR_BANK_UP) */
  78 #define __SW_BOOT_NOR_BANK_LO   0xca /* (__SW_BOOT_NOR | __SW_NOR_BANK_LO) */
  79 #define __SW_BOOT_NOR_BANK_MASK 0x01 /* (__SW_BOOT_MASK & __SW_NOR_BANK_MASK) */
  80 /*
  81  * Dynamic MTD Partition support with mtdparts
  82  */
  83 #endif
  84
  85 #ifdef CONFIG_SDCARD
  86 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  87 #define CONFIG_SYS_MMC_U_BOOT_DST       CONFIG_TEXT_BASE
  88 #define CONFIG_SYS_MMC_U_BOOT_START     CONFIG_TEXT_BASE
  89 #ifdef CONFIG_FSL_PREPBL_ESDHC_BOOT_SECTOR
  90 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (CONFIG_SPL_PAD_TO - CONFIG_FSL_PREPBL_ESDHC_BOOT_SECTOR_DATA*512)
  91 #else
  92 #define CONFIG_SYS_MMC_U_BOOT_OFFS      CONFIG_SPL_PAD_TO
  93 #endif
  94 #elif defined(CONFIG_SPIFLASH)
  95 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  96 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         CONFIG_TEXT_BASE
  97 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       CONFIG_TEXT_BASE
  98 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        CONFIG_SPL_PAD_TO
  99 #elif defined(CONFIG_MTD_RAW_NAND)
 100 #ifdef CONFIG_TPL_BUILD
 101 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 102 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 103 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 104 #elif defined(CONFIG_SPL_BUILD)
 105 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 106 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 107 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 108 #endif /* not CONFIG_TPL_BUILD */
 109 #endif
 110
 111 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 112 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 113 #endif
 114
 115 #define CONFIG_HWCONFIG
 116 /*
 117  * These can be toggled for performance analysis, otherwise use default.
 118  */
 119 #define CONFIG_L2_CACHE
 120
 121 #define CONFIG_SYS_CCSRBAR              0xffe00000
 122 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 123
 124 /* DDR Setup */
 125 #define SPD_EEPROM_ADDRESS 0x52
 126
 127 #if defined(CONFIG_TARGET_P1020RDB_PD)
 128 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 129 #else
 130 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 131 #endif
 132 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 133 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 134 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 135
 136 /* Default settings for DDR3 */
 137 #ifndef CONFIG_TARGET_P2020RDB
 138 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 139 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 140 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 141 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 142 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 143 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 144
 145 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 146 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 147 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 148
 149 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 150 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 151 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 152 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 153 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 154 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 155 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 156 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 157 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 158
 159 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 160 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 161 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 162 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 163 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 164 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 165 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 166 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 167 #endif
 168
 169 /*
 170  * Memory map
 171  *
 172  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 173  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 174  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 175  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 176  *   (early boot only)
 177  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 178  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 179  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 180  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 181  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 182  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 183  */
 184
 185 /*
 186  * Local Bus Definitions
 187  */
 188 #if defined(CONFIG_TARGET_P1020RDB_PD)
 189 #define CONFIG_SYS_FLASH_BASE           0xec000000
 190 #else
 191 #define CONFIG_SYS_FLASH_BASE           0xef000000
 192 #endif
 193
 194 #ifdef CONFIG_PHYS_64BIT
 195 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 196 #else
 197 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 198 #endif
 199
 200 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 201         | BR_PS_16 | BR_V)
 202
 203 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 204
 205 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 206 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 207
 208 /* Nand Flash */
 209 #ifdef CONFIG_NAND_FSL_ELBC
 210 #define CONFIG_SYS_NAND_BASE            0xff800000
 211 #ifdef CONFIG_PHYS_64BIT
 212 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 213 #else
 214 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 215 #endif
 216
 217 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 218
 219 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 220         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 221         | BR_PS_8       /* Port Size = 8 bit */ \
 222         | BR_MS_FCM     /* MSEL = FCM */ \
 223         | BR_V) /* valid */
 224 #if defined(CONFIG_TARGET_P1020RDB_PD)
 225 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 226         | OR_FCM_PGS    /* Large Page*/ \
 227         | OR_FCM_CSCT \
 228         | OR_FCM_CST \
 229         | OR_FCM_CHT \
 230         | OR_FCM_SCY_1 \
 231         | OR_FCM_TRLX \
 232         | OR_FCM_EHTR)
 233 #else
 234 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 235         | OR_FCM_CSCT \
 236         | OR_FCM_CST \
 237         | OR_FCM_CHT \
 238         | OR_FCM_SCY_1 \
 239         | OR_FCM_TRLX \
 240         | OR_FCM_EHTR)
 241 #endif
 242 #endif /* CONFIG_NAND_FSL_ELBC */
 243
 244 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 245 #ifdef CONFIG_PHYS_64BIT
 246 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 247 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 248 /* The assembler doesn't like typecast */
 249 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 250         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 251           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 252 #else
 253 /* Initial L1 address */
 254 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 255 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 256 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 257 #endif
 258 /* Size of used area in RAM */
 259 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 260
 261 #define CONFIG_SYS_INIT_SP_OFFSET       (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 262
 263 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 264
 265 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 266 #ifdef CONFIG_PHYS_64BIT
 267 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 268 #else
 269 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 270 #endif
 271 /* CPLD config size: 1Mb */
 272
 273 /* Vsc7385 switch */
 274 #ifdef CONFIG_VSC7385_ENET
 275 #define __VSCFW_ADDR                    "vscfw_addr=ef000000\0"
 276 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 277
 278 #ifdef CONFIG_PHYS_64BIT
 279 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 280 #else
 281 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 282 #endif
 283
 284 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 285         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 286 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 287                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 288                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 289
 290 /* The size of the VSC7385 firmware image */
 291 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 292 #endif
 293
 294 #ifndef __VSCFW_ADDR
 295 #define __VSCFW_ADDR ""
 296 #endif
 297
 298 /*
 299  * Config the L2 Cache as L2 SRAM
 300 */
 301 #if defined(CONFIG_SPL_BUILD)
 302 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 303 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 304 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 305 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 306 #elif defined(CONFIG_MTD_RAW_NAND)
 307 #ifdef CONFIG_TPL_BUILD
 308 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 309 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 310 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 311 #else
 312 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 313 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 314 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 315 #endif /* CONFIG_TPL_BUILD */
 316 #endif
 317 #endif
 318
 319 /* Serial Port - controlled on board with jumper J8
 320  * open - index 2
 321  * shorted - index 1
 322  */
 323 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 324 #define CONFIG_SYS_NS16550_SERIAL
 325 #define CONFIG_SYS_NS16550_REG_SIZE     1
 326 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 327 #if defined(CONFIG_SPL_BUILD) && CONFIG_IS_ENABLED(INIT_MINIMAL)
 328 #define CONFIG_NS16550_MIN_FUNCTIONS
 329 #endif
 330
 331 #define CONFIG_SYS_BAUDRATE_TABLE       \
 332         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 333
 334 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 335 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 336
 337 /* I2C */
 338 #if !CONFIG_IS_ENABLED(DM_I2C)
 339 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 340 #endif
 341
 342 /*
 343  * I2C2 EEPROM
 344  */
 345
 346 #define CONFIG_RTC_PT7C4338
 347 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 348 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 349
 350 /* enable read and write access to EEPROM */
 351
 352 #if defined(CONFIG_PCI)
 353 /*
 354  * General PCI
 355  * Memory space is mapped 1-1, but I/O space must start from 0.
 356  */
 357
 358 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 359 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 360 #ifdef CONFIG_PHYS_64BIT
 361 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 362 #else
 363 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 364 #endif
 365 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 366 #ifdef CONFIG_PHYS_64BIT
 367 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 368 #else
 369 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 370 #endif
 371
 372 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 373 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 374 #ifdef CONFIG_PHYS_64BIT
 375 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 376 #else
 377 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 378 #endif
 379 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 380 #ifdef CONFIG_PHYS_64BIT
 381 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 382 #else
 383 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 384 #endif
 385 #endif /* CONFIG_PCI */
 386
 387 #if defined(CONFIG_TSEC_ENET)
 388 #define CONFIG_TSEC1
 389 #define CONFIG_TSEC1_NAME       "eTSEC1"
 390 #define CONFIG_TSEC2
 391 #define CONFIG_TSEC2_NAME       "eTSEC2"
 392 #define CONFIG_TSEC3
 393 #define CONFIG_TSEC3_NAME       "eTSEC3"
 394
 395 #define TSEC1_PHY_ADDR  2
 396 #define TSEC2_PHY_ADDR  0
 397 #define TSEC3_PHY_ADDR  1
 398
 399 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 400 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 401 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 402
 403 #define TSEC1_PHYIDX    0
 404 #define TSEC2_PHYIDX    0
 405 #define TSEC3_PHYIDX    0
 406 #endif /* CONFIG_TSEC_ENET */
 407
 408 /*
 409  * Environment
 410  */
 411 #if defined(CONFIG_MTD_RAW_NAND)
 412 #ifdef CONFIG_TPL_BUILD
 413 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 414 #endif
 415 #endif
 416
 417 /*
 418  * USB
 419  */
 420
 421 #ifdef CONFIG_MMC
 422 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 423 #endif
 424
 425 /*
 426  * Miscellaneous configurable options
 427  */
 428
 429 /*
 430  * For booting Linux, the board info and command line data
 431  * have to be in the first 64 MB of memory, since this is
 432  * the maximum mapped by the Linux kernel during initialization.
 433  */
 434 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 435
 436 /*
 437  * Environment Configuration
 438  */
 439 #define CONFIG_HOSTNAME         "unknown"
 440 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 441 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 442
 443 #include "p1_p2_bootsrc.h"
 444
 445 #define CONFIG_EXTRA_ENV_SETTINGS       \
 446 "netdev=eth0\0" \
 447 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 448 "loadaddr=1000000\0"    \
 449 "bootfile=uImage\0"     \
 450 "tftpflash=tftpboot $loadaddr $uboot; " \
 451         "protect off " __stringify(CONFIG_TEXT_BASE) " +$filesize; " \
 452         "erase " __stringify(CONFIG_TEXT_BASE) " +$filesize; "  \
 453         "cp.b $loadaddr " __stringify(CONFIG_TEXT_BASE) " $filesize; " \
 454         "protect on " __stringify(CONFIG_TEXT_BASE) " +$filesize; "     \
 455         "cmp.b $loadaddr " __stringify(CONFIG_TEXT_BASE) " $filesize\0" \
 456 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 457 "consoledev=ttyS0\0"    \
 458 "ramdiskaddr=2000000\0" \
 459 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 460 "fdtaddr=1e00000\0"     \
 461 "bdev=sda1\0" \
 462 "jffs2nor=mtdblock3\0"  \
 463 "norbootaddr=ef080000\0"        \
 464 "norfdtaddr=ef040000\0" \
 465 "jffs2nand=mtdblock9\0" \
 466 "nandbootaddr=100000\0" \
 467 "nandfdtaddr=80000\0"           \
 468 "ramdisk_size=120000\0" \
 469 __VSCFW_ADDR    \
 470 MAP_NOR_LO_CMD(map_lowernorbank) \
 471 MAP_NOR_UP_CMD(map_uppernorbank) \
 472 RST_NOR_CMD(norboot) \
 473 RST_NOR_LO_CMD(norlowerboot) \
 474 RST_NOR_UP_CMD(norupperboot) \
 475 RST_SPI_CMD(spiboot) \
 476 RST_SD_CMD(sdboot) \
 477 RST_SD2_CMD(sd2boot) \
 478 RST_NAND_CMD(nandboot) \
 479 RST_PCIE_CMD(pciboot) \
 480 RST_DEF_CMD(defboot) \
 481 ""
 482
 483 #define CONFIG_USB_FAT_BOOT     \
 484 "setenv bootargs root=/dev/ram rw "     \
 485 "console=$consoledev,$baudrate $othbootargs " \
 486 "ramdisk_size=$ramdisk_size;"   \
 487 "usb start;"    \
 488 "fatload usb 0:2 $loadaddr $bootfile;"  \
 489 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 490 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 491 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 492
 493 #define CONFIG_USB_EXT2_BOOT    \
 494 "setenv bootargs root=/dev/ram rw "     \
 495 "console=$consoledev,$baudrate $othbootargs " \
 496 "ramdisk_size=$ramdisk_size;"   \
 497 "usb start;"    \
 498 "ext2load usb 0:4 $loadaddr $bootfile;" \
 499 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 500 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 501 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 502
 503 #define CONFIG_NORBOOT  \
 504 "setenv bootargs root=/dev/$jffs2nor rw "       \
 505 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 506 "bootm $norbootaddr - $norfdtaddr"
 507
 508 #endif /* __CONFIG_H */