include/configs/lwmon5.h

   1 /*
   2  * (C) Copyright 2007
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 /************************************************************************
  22  * lwmon5.h - configuration for lwmon5 board
  23  ***********************************************************************/
  24 #ifndef __CONFIG_H
  25 #define __CONFIG_H
  26
  27 /*-----------------------------------------------------------------------
  28  * High Level Configuration Options
  29  *----------------------------------------------------------------------*/
  30 #define CONFIG_LWMON5           1               /* Board is lwmon5      */
  31 #define CONFIG_440EPX           1               /* Specific PPC440EPx   */
  32 #define CONFIG_440              1               /* ... PPC440 family    */
  33 #define CONFIG_4xx              1               /* ... PPC4xx family    */
  34 #define CONFIG_SYS_CLK_FREQ     33300000        /* external freq to pll */
  35
  36 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_early_init_f      */
  37 #define CONFIG_MISC_INIT_R      1       /* Call misc_init_r             */
  38
  39 /*-----------------------------------------------------------------------
  40  * Base addresses -- Note these are effective addresses where the
  41  * actual resources get mapped (not physical addresses)
  42  *----------------------------------------------------------------------*/
  43 #define CFG_MONITOR_LEN         (512 * 1024)    /* Reserve 512 kB for Monitor   */
  44 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc()  */
  45
  46 #define CFG_BOOT_BASE_ADDR      0xf0000000
  47 #define CFG_SDRAM_BASE          0x00000000      /* _must_ be 0          */
  48 #define CFG_FLASH_BASE          0xf8000000      /* start of FLASH       */
  49 #define CFG_MONITOR_BASE        TEXT_BASE
  50 #define CFG_LIME_BASE_0         0xc0000000
  51 #define CFG_LIME_BASE_1         0xc1000000
  52 #define CFG_LIME_BASE_2         0xc2000000
  53 #define CFG_LIME_BASE_3         0xc3000000
  54 #define CFG_FPGA_BASE_0         0xc4000000
  55 #define CFG_FPGA_BASE_1         0xc4200000
  56 #define CFG_OCM_BASE            0xe0010000      /* ocm                  */
  57 #define CFG_PCI_BASE            0xe0000000      /* Internal PCI regs    */
  58 #define CFG_PCI_MEMBASE         0x80000000      /* mapped pci memory    */
  59 #define CFG_PCI_MEMBASE1        CFG_PCI_MEMBASE  + 0x10000000
  60 #define CFG_PCI_MEMBASE2        CFG_PCI_MEMBASE1 + 0x10000000
  61 #define CFG_PCI_MEMBASE3        CFG_PCI_MEMBASE2 + 0x10000000
  62
  63 /* Don't change either of these */
  64 #define CFG_PERIPHERAL_BASE     0xef600000      /* internal peripherals */
  65
  66 #define CFG_USB2D0_BASE         0xe0000100
  67 #define CFG_USB_DEVICE          0xe0000000
  68 #define CFG_USB_HOST            0xe0000400
  69
  70 /*-----------------------------------------------------------------------
  71  * Initial RAM & stack pointer
  72  *----------------------------------------------------------------------*/
  73 /* 440EPx/440GRx have 16KB of internal SRAM, so no need for D-Cache     */
  74 #define CFG_INIT_RAM_OCM        1               /* OCM as init ram      */
  75 #define CFG_INIT_RAM_ADDR       CFG_OCM_BASE    /* OCM                  */
  76 #define CFG_OCM_DATA_ADDR       CFG_OCM_BASE
  77
  78 #define CFG_INIT_RAM_END        (4 << 10)
  79 #define CFG_GBL_DATA_SIZE       256             /* num bytes initial data */
  80 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  81 #define CFG_POST_WORD_ADDR      (CFG_GBL_DATA_OFFSET - 0x4)
  82 #define CFG_INIT_SP_OFFSET      CFG_POST_WORD_ADDR
  83
  84 /*-----------------------------------------------------------------------
  85  * Serial Port
  86  *----------------------------------------------------------------------*/
  87 #undef CFG_EXT_SERIAL_CLOCK             /* no external clock provided   */
  88 #define CONFIG_BAUDRATE         115200
  89 #define CONFIG_SERIAL_MULTI     1
  90 /* define this if you want console on UART1 */
  91 #define CONFIG_UART1_CONSOLE    1       /* use UART1 as console         */
  92
  93 #define CFG_BAUDRATE_TABLE                                              \
  94         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
  95
  96 /*-----------------------------------------------------------------------
  97  * Environment
  98  *----------------------------------------------------------------------*/
  99 #define CFG_ENV_IS_IN_FLASH     1       /* use FLASH for environment vars       */
 100
 101 /*-----------------------------------------------------------------------
 102  * FLASH related
 103  *----------------------------------------------------------------------*/
 104 #define CFG_FLASH_CFI                           /* The flash is CFI compatible  */
 105 #define CFG_FLASH_CFI_DRIVER                    /* Use common CFI driver        */
 106
 107 #define CFG_FLASH0              0xFC000000
 108 #define CFG_FLASH1              0xF8000000
 109 #define CFG_FLASH_BANKS_LIST    { CFG_FLASH1, CFG_FLASH0 }
 110
 111 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 112 #define CFG_MAX_FLASH_SECT      512     /* max number of sectors on one chip    */
 113
 114 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 115 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 116
 117 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
 118 #define CFG_FLASH_PROTECTION    1       /* use hardware flash protection        */
 119
 120 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 121 #define CFG_FLASH_QUIET_TEST    1       /* don't warn upon unknown flash        */
 122
 123 #define CFG_ENV_SECT_SIZE       0x40000 /* size of one complete sector          */
 124 #define CFG_ENV_ADDR            ((-CFG_MONITOR_LEN)-CFG_ENV_SECT_SIZE)
 125 #define CFG_ENV_SIZE            0x2000  /* Total Size of Environment Sector     */
 126
 127 /* Address and size of Redundant Environment Sector     */
 128 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR-CFG_ENV_SECT_SIZE)
 129 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 130
 131 /*-----------------------------------------------------------------------
 132  * DDR SDRAM
 133  *----------------------------------------------------------------------*/
 134 #define CFG_MBYTES_SDRAM        (256)           /* 256MB                        */
 135 #define CFG_DDR_CACHED_ADDR     0x40000000      /* setup 2nd TLB cached here    */
 136 #define CONFIG_DDR_DATA_EYE     1               /* use DDR2 optimization        */
 137 #if 0 /* test-only: disable ECC for now */
 138 #define CONFIG_DDR_ECC          1               /* enable ECC                   */
 139 #define CFG_POST_ECC_ON         CFG_POST_ECC
 140 #else
 141 #define CFG_POST_ECC_ON         0
 142 #endif
 143
 144 /* POST support */
 145 #define CONFIG_POST             (CFG_POST_MEMORY   | \
 146                                  CFG_POST_ECC_ON   | \
 147                                  CFG_POST_CPU      | \
 148                                  CFG_POST_UART     | \
 149                                  CFG_POST_I2C      | \
 150                                  CFG_POST_CACHE    | \
 151                                  CFG_POST_FPU      | \
 152                                  CFG_POST_ETHER    | \
 153                                  CFG_POST_SPR)
 154
 155 #define CFG_POST_CACHE_ADDR     0x10000000      /* free virtual address         */
 156 #define CONFIG_LOGBUFFER
 157 #define CFG_CONSOLE_IS_IN_ENV /* Otherwise it catches logbuffer as output */
 158
 159 /*-----------------------------------------------------------------------
 160  * I2C
 161  *----------------------------------------------------------------------*/
 162 #define CONFIG_HARD_I2C         1               /* I2C with hardware support    */
 163 #undef  CONFIG_SOFT_I2C                         /* I2C bit-banged               */
 164 #define CFG_I2C_SPEED           400000          /* I2C speed and slave address  */
 165 #define CFG_I2C_SLAVE           0x7F
 166
 167 #define CFG_I2C_MULTI_EEPROMS
 168 #define CFG_I2C_EEPROM_ADDR     (0xa8>>1)
 169 #define CFG_I2C_EEPROM_ADDR_LEN 1
 170 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 171 #define CFG_EEPROM_PAGE_WRITE_BITS 3
 172 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10
 173
 174 #define CONFIG_RTC_PCF8563      1               /* enable Philips PCF8563 RTC   */
 175 #define CFG_I2C_RTC_ADDR        0x51            /* Philips PCF8563 RTC address  */
 176
 177 #define CONFIG_PREBOOT  "echo;"                                         \
 178         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
 179         "echo"
 180
 181 #undef  CONFIG_BOOTARGS
 182
 183 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 184         "hostname=lwmon5\0"                                             \
 185         "netdev=eth0\0"                                                 \
 186         "unlock=yes\0"                                                  \
 187         "logversion=2\0"                                                \
 188         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 189                 "nfsroot=${serverip}:${rootpath}\0"                     \
 190         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 191         "addip=setenv bootargs ${bootargs} "                            \
 192                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 193                 ":${hostname}:${netdev}:off panic=1\0"                  \
 194         "addtty=setenv bootargs ${bootargs} console=ttyS1,${baudrate}\0"\
 195         "flash_nfs=run nfsargs addip addtty;"                           \
 196                 "bootm ${kernel_addr}\0"                                \
 197         "flash_self=run ramargs addip addtty;"                          \
 198                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 199         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
 200                 "bootm\0"                                               \
 201         "rootpath=/opt/eldk/ppc_4xxFP\0"                                \
 202         "bootfile=/tftpboot/lwmon5/uImage\0"                            \
 203         "kernel_addr=FC000000\0"                                        \
 204         "ramdisk_addr=FC180000\0"                                       \
 205         "load=tftp 200000 /tftpboot/${hostname}/u-boot.bin\0"           \
 206         "update=protect off FFF80000 FFFFFFFF;era FFF80000 FFFFFFFF;"   \
 207                 "cp.b 200000 FFF80000 80000\0"                          \
 208         "upd=run load;run update\0"                                     \
 209         "lwe_env=tftp 200000 /tftpboot.dev/lwmon5/env_uboot.bin;"       \
 210                 "autoscr 200000\0"                                      \
 211         ""
 212 #define CONFIG_BOOTCOMMAND      "run flash_self"
 213
 214 #if 0
 215 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
 216 #else
 217 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 218 #endif
 219
 220 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 221 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
 222
 223 #define CONFIG_IBM_EMAC4_V4     1
 224 #define CONFIG_MII              1       /* MII PHY management           */
 225 #define CONFIG_PHY_ADDR         3       /* PHY address, See schematics  */
 226
 227 #define CONFIG_PHY_RESET        1       /* reset phy upon startup         */
 228
 229 #define CONFIG_HAS_ETH0
 230 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 231
 232 #define CONFIG_NET_MULTI        1
 233 #define CONFIG_HAS_ETH1         1       /* add support for "eth1addr"   */
 234 #define CONFIG_PHY1_ADDR        1
 235
 236 /* USB */
 237 #ifdef CONFIG_440EPX
 238 #define CONFIG_USB_OHCI
 239 #define CONFIG_USB_STORAGE
 240
 241 /* Comment this out to enable USB 1.1 device */
 242 #define USB_2_0_DEVICE
 243
 244 #endif /* CONFIG_440EPX */
 245
 246 /* Partitions */
 247 #define CONFIG_MAC_PARTITION
 248 #define CONFIG_DOS_PARTITION
 249 #define CONFIG_ISO_PARTITION
 250
 251 /*
 252  * BOOTP options
 253  */
 254 #define CONFIG_BOOTP_BOOTFILESIZE
 255 #define CONFIG_BOOTP_BOOTPATH
 256 #define CONFIG_BOOTP_GATEWAY
 257 #define CONFIG_BOOTP_HOSTNAME
 258
 259 /*
 260  * Command line configuration.
 261  */
 262 #include <config_cmd_default.h>
 263
 264 #define CONFIG_CMD_ASKENV
 265 #define CONFIG_CMD_DATE
 266 #define CONFIG_CMD_DHCP
 267 #define CONFIG_CMD_DIAG
 268 #define CONFIG_CMD_EEPROM
 269 #define CONFIG_CMD_ELF
 270 #define CONFIG_CMD_FAT
 271 #define CONFIG_CMD_I2C
 272 #define CONFIG_CMD_IRQ
 273 #define CONFIG_CMD_LOG
 274 #define CONFIG_CMD_MII
 275 #define CONFIG_CMD_NET
 276 #define CONFIG_CMD_NFS
 277 #define CONFIG_CMD_PCI
 278 #define CONFIG_CMD_PING
 279 #define CONFIG_CMD_REGINFO
 280 #define CONFIG_CMD_SDRAM
 281
 282 #ifdef CONFIG_440EPX
 283 #define CONFIG_CMD_USB
 284 #endif
 285
 286 /*-----------------------------------------------------------------------
 287  * Miscellaneous configurable options
 288  *----------------------------------------------------------------------*/
 289 #define CONFIG_SUPPORT_VFAT
 290
 291 #define CFG_LONGHELP                    /* undef to save memory         */
 292 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 293 #if defined(CONFIG_CMD_KGDB)
 294 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 295 #else
 296 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 297 #endif
 298 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 299 #define CFG_MAXARGS             16      /* max number of command args   */
 300 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size */
 301
 302 #define CFG_MEMTEST_START       0x0400000 /* memtest works on           */
 303 #define CFG_MEMTEST_END         0x0C00000 /* 4 ... 12 MB in DRAM        */
 304
 305 #define CFG_LOAD_ADDR           0x100000  /* default load address       */
 306 #define CFG_EXTBDINFO           1       /* To use extended board_into (bd_t) */
 307
 308 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 309
 310 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 311 #define CONFIG_LOOPW            1       /* enable loopw command         */
 312 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 313 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 314 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 315
 316 /*-----------------------------------------------------------------------
 317  * PCI stuff
 318  *----------------------------------------------------------------------*/
 319 /* General PCI */
 320 #define CONFIG_PCI                      /* include pci support          */
 321 #undef CONFIG_PCI_PNP                   /* do (not) pci plug-and-play   */
 322 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup  */
 323 #define CFG_PCI_TARGBASE        0x80000000 /* PCIaddr mapped to CFG_PCI_MEMBASE*/
 324
 325 /* Board-specific PCI */
 326 #define CFG_PCI_TARGET_INIT
 327 #define CFG_PCI_MASTER_INIT
 328
 329 #define CFG_PCI_SUBSYS_VENDORID 0x10e8  /* AMCC                         */
 330 #define CFG_PCI_SUBSYS_ID       0xcafe  /* Whatever                     */
 331
 332 #define CONFIG_HW_WATCHDOG      1       /* Use external HW-Watchdog     */
 333
 334 /*
 335  * For booting Linux, the board info and command line data
 336  * have to be in the first 8 MB of memory, since this is
 337  * the maximum mapped by the Linux kernel during initialization.
 338  */
 339 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 340
 341 /*-----------------------------------------------------------------------
 342  * External Bus Controller (EBC) Setup
 343  *----------------------------------------------------------------------*/
 344 #define CFG_FLASH               CFG_FLASH_BASE
 345
 346 /* Memory Bank 0 (NOR-FLASH) initialization                                     */
 347 #define CFG_EBC_PB0AP           0x03050200
 348 #define CFG_EBC_PB0CR           (CFG_FLASH | 0xfc000)
 349
 350 /* Memory Bank 1 (Lime) initialization                                          */
 351 #define CFG_EBC_PB1AP           0x01004380
 352 #define CFG_EBC_PB1CR           (CFG_LIME_BASE_0 | 0xdc000)
 353
 354 /* Memory Bank 2 (FPGA) initialization                                          */
 355 #define CFG_EBC_PB2AP           0x01004400
 356 #define CFG_EBC_PB2CR           (CFG_FPGA_BASE_0 | 0x1c000)
 357
 358 /* Memory Bank 3 (FPGA2) initialization                                         */
 359 #define CFG_EBC_PB3AP           0x01004400
 360 #define CFG_EBC_PB3CR           (CFG_FPGA_BASE_1 | 0x1c000)
 361
 362 #define CFG_EBC_CFG             0xb8400000
 363
 364 /*-----------------------------------------------------------------------
 365  * Graphics (Fujitsu Lime)
 366  *----------------------------------------------------------------------*/
 367 /* SDRAM Clock frequency adjustment register */
 368 #define CFG_LIME_SDRAM_CLOCK    0xC1FC0038
 369 /* Lime Clock frequency is to set 100MHz */
 370 #define CFG_LIME_CLOCK_100MHZ   0x00000
 371 #if 0
 372 /* Lime Clock frequency for 133MHz */
 373 #define CFG_LIME_CLOCK_133MHZ   0x10000
 374 #endif
 375
 376 /* SDRAM Parameter register */
 377 #define CFG_LIME_MMR            0xC1FCFFFC
 378 /* SDRAM parameter value; was 0x414FB7F2, caused several vertical bars
 379    and pixel flare on display when 133MHz was configured. According to
 380    SDRAM chip datasheet CAS Latency is 3 for 133MHz and -75 Speed Grade */
 381 #ifdef CFG_LIME_CLOCK_133MHZ
 382 #define CFG_LIME_MMR_VALUE      0x414FB7F3
 383 #else
 384 #define CFG_LIME_MMR_VALUE      0x414FB7F2
 385 #endif
 386
 387 /*-----------------------------------------------------------------------
 388  * GPIO Setup
 389  *----------------------------------------------------------------------*/
 390 #define CFG_GPIO_PHY1_RST       12
 391 #define CFG_GPIO_FLASH_WP       14
 392 #define CFG_GPIO_PHY0_RST       22
 393 #define CFG_GPIO_WATCHDOG       58
 394 #define CFG_GPIO_LIME_S         59
 395 #define CFG_GPIO_LIME_RST       60
 396
 397 /*-----------------------------------------------------------------------
 398  * PPC440 GPIO Configuration
 399  */
 400 #define CFG_440_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 401 {                                                                                       \
 402 /* GPIO Core 0 */                                                                       \
 403 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 EBC_ADDR(7)     DMA_REQ(2)      */      \
 404 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 EBC_ADDR(6)     DMA_ACK(2)      */      \
 405 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 EBC_ADDR(5)     DMA_EOT/TC(2)   */      \
 406 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 EBC_ADDR(4)     DMA_REQ(3)      */      \
 407 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 EBC_ADDR(3)     DMA_ACK(3)      */      \
 408 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 EBC_ADDR(2)     DMA_EOT/TC(3)   */      \
 409 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 EBC_CS_N(1)                     */      \
 410 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 EBC_CS_N(2)                     */      \
 411 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 EBC_CS_N(3)                     */      \
 412 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 EBC_CS_N(4)                     */      \
 413 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 EBC_CS_N(5)                    */      \
 414 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO11 EBC_BUS_ERR                    */      \
 415 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO12                                */      \
 416 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO13                                */      \
 417 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO14                                */      \
 418 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO15                                */      \
 419 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO16 GMCTxD(4)                      */      \
 420 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMCTxD(5)                      */      \
 421 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMCTxD(6)                      */      \
 422 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO19 GMCTxD(7)                      */      \
 423 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 RejectPkt0                     */      \
 424 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 RejectPkt1                     */      \
 425 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO22                                */      \
 426 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 SCPD0                          */      \
 427 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 GMCTxD(2)                      */      \
 428 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 GMCTxD(3)                      */      \
 429 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO26                                */      \
 430 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO27 EXT_EBC_REQ    USB2D_RXERROR   */      \
 431 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO28                USB2D_TXVALID   */      \
 432 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO29 EBC_EXT_HDLA   USB2D_PAD_SUSPNDM */    \
 433 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO30 EBC_EXT_ACK    USB2D_XCVRSELECT*/      \
 434 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO31 EBC_EXR_BUSREQ USB2D_TERMSELECT*/      \
 435 },                                                                                      \
 436 {                                                                                       \
 437 /* GPIO Core 1 */                                                                       \
 438 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO32 USB2D_OPMODE0  EBC_DATA(2)     */      \
 439 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO33 USB2D_OPMODE1  EBC_DATA(3)     */      \
 440 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_0}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 441 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 442 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N EBC_DATA(0)   UART3_SIN*/ \
 443 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EBC_DATA(1)     UART3_SOUT*/ \
 444 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 445 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 446 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 UIC_IRQ(0)                     */      \
 447 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 UIC_IRQ(1)                     */      \
 448 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 UIC_IRQ(2)                     */      \
 449 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 UIC_IRQ(3)                     */      \
 450 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO44 UIC_IRQ(4)     DMA_ACK(1)      */      \
 451 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO45 UIC_IRQ(6)     DMA_EOT/TC(1)   */      \
 452 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 UIC_IRQ(7)     DMA_REQ(0)      */      \
 453 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 UIC_IRQ(8)     DMA_ACK(0)      */      \
 454 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 UIC_IRQ(9)     DMA_EOT/TC(0)   */      \
 455 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 456 {GPIO1_BASE, GPIO_IN,  GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 457 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 458 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 459 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 460 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 461 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 462 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 463 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 464 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 465 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 466 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 467 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 468 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 469 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 470 }                                                                                       \
 471 }
 472
 473 /*-----------------------------------------------------------------------
 474  * Cache Configuration
 475  *----------------------------------------------------------------------*/
 476 #define CFG_DCACHE_SIZE         (32<<10)  /* For AMCC 440 CPUs                  */
 477 #define CFG_CACHELINE_SIZE      32            /* ...                                */
 478 #if defined(CONFIG_CMD_KGDB)
 479 #define CFG_CACHELINE_SHIFT     5             /* log base 2 of the above value  */
 480 #endif
 481
 482 /*
 483  * Internal Definitions
 484  *
 485  * Boot Flags
 486  */
 487 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 488 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 489
 490 #if defined(CONFIG_CMD_KGDB)
 491 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 492 #define CONFIG_KGDB_SER_INDEX   2           /* which serial port to use */
 493 #endif
 494 #endif  /* __CONFIG_H */