include/configs/ls2080a_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2017 NXP
   4  * Copyright (C) 2014 Freescale Semiconductor
   5  */
   6
   7 #ifndef __LS2_COMMON_H
   8 #define __LS2_COMMON_H
   9
  10 #define CONFIG_REMAKE_ELF
  11
  12 #include <asm/arch/stream_id_lsch3.h>
  13 #include <asm/arch/config.h>
  14
  15 /* Link Definitions */
  16 #ifdef CONFIG_TFABOOT
  17 #define CONFIG_SYS_INIT_SP_ADDR         CONFIG_SYS_TEXT_BASE
  18 #else
  19 #define CONFIG_SYS_INIT_SP_ADDR         (CONFIG_SYS_FSL_OCRAM_BASE + 0xfff0)
  20 #endif
  21
  22 /* We need architecture specific misc initializations */
  23
  24 /* Link Definitions */
  25
  26 #define CONFIG_SKIP_LOWLEVEL_INIT
  27
  28 #ifndef CONFIG_SYS_FSL_DDR4
  29 #define CONFIG_SYS_DDR_RAW_TIMING
  30 #endif
  31
  32 #define CONFIG_SYS_FSL_DDR_INTLV_256B   /* force 256 byte interleaving */
  33
  34 #define CONFIG_VERY_BIG_RAM
  35 #define CONFIG_SYS_DDR_SDRAM_BASE       0x80000000UL
  36 #define CONFIG_SYS_FSL_DDR_SDRAM_BASE_PHY       0
  37 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  38 #define CONFIG_SYS_DDR_BLOCK2_BASE      0x8080000000ULL
  39 #define CONFIG_SYS_FSL_DDR_MAIN_NUM_CTRLS       2
  40
  41 /*
  42  * SMP Definitinos
  43  */
  44 #define CPU_RELEASE_ADDR                secondary_boot_addr
  45
  46 #define CONFIG_SYS_FSL_OTHER_DDR_NUM_CTRLS
  47 #ifdef CONFIG_SYS_FSL_HAS_DP_DDR
  48 #define CONFIG_SYS_DP_DDR_BASE          0x6000000000ULL
  49 /*
  50  * DDR controller use 0 as the base address for binding.
  51  * It is mapped to CONFIG_SYS_DP_DDR_BASE for core to access.
  52  */
  53 #define CONFIG_SYS_DP_DDR_BASE_PHY      0
  54 #define CONFIG_DP_DDR_CTRL              2
  55 #define CONFIG_DP_DDR_NUM_CTRLS         1
  56 #endif
  57
  58 /* Generic Timer Definitions */
  59 /*
  60  * This is not an accurate number. It is used in start.S. The frequency
  61  * will be udpated later when get_bus_freq(0) is available.
  62  */
  63 #define COUNTER_FREQUENCY               25000000        /* 25MHz */
  64
  65 /* Size of malloc() pool */
  66 #define CONFIG_SYS_MALLOC_LEN           (CONFIG_ENV_SIZE + 2048 * 1024)
  67
  68 /* GPIO */
  69 #ifdef CONFIG_DM_GPIO
  70 #ifndef CONFIG_MPC8XXX_GPIO
  71 #define CONFIG_MPC8XXX_GPIO
  72 #endif
  73 #endif
  74
  75 /* I2C */
  76
  77 /* Serial Port */
  78 #define CONFIG_SYS_NS16550_SERIAL
  79 #define CONFIG_SYS_NS16550_REG_SIZE     1
  80 #define CONFIG_SYS_NS16550_CLK          (get_serial_clock())
  81
  82 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
  83
  84 /* IFC */
  85 #define CONFIG_FSL_IFC
  86
  87 /*
  88  * During booting, IFC is mapped at the region of 0x30000000.
  89  * But this region is limited to 256MB. To accommodate NOR, promjet
  90  * and FPGA. This region is divided as below:
  91  * 0x30000000 - 0x37ffffff : 128MB : NOR flash
  92  * 0x38000000 - 0x3BFFFFFF : 64MB  : Promjet
  93  * 0x3C000000 - 0x40000000 : 64MB  : FPGA etc
  94  *
  95  * To accommodate bigger NOR flash and other devices, we will map IFC
  96  * chip selects to as below:
  97  * 0x5_1000_0000..0x5_1fff_ffff Memory Hole
  98  * 0x5_2000_0000..0x5_3fff_ffff IFC CSx (FPGA, NAND and others 512MB)
  99  * 0x5_4000_0000..0x5_7fff_ffff ASIC or others 1GB
 100  * 0x5_8000_0000..0x5_bfff_ffff IFC CS0 1GB (NOR/Promjet)
 101  * 0x5_C000_0000..0x5_ffff_ffff IFC CS1 1GB (NOR/Promjet)
 102  *
 103  * For e.g. NOR flash at CS0 will be mapped to 0x580000000 after relocation.
 104  * CONFIG_SYS_FLASH_BASE has the final address (core view)
 105  * CONFIG_SYS_FLASH_BASE_PHYS has the final address (IFC view)
 106  * CONFIG_SYS_FLASH_BASE_PHYS_EARLY has the temporary IFC address
 107  * CONFIG_SYS_TEXT_BASE is linked to 0x30000000 for booting
 108  */
 109
 110 #define CONFIG_SYS_FLASH_BASE                   0x580000000ULL
 111 #define CONFIG_SYS_FLASH_BASE_PHYS              0x80000000
 112 #define CONFIG_SYS_FLASH_BASE_PHYS_EARLY        0x00000000
 113
 114 #define CONFIG_SYS_FLASH1_BASE_PHYS             0xC0000000
 115 #define CONFIG_SYS_FLASH1_BASE_PHYS_EARLY       0x8000000
 116
 117 #ifndef __ASSEMBLY__
 118 unsigned long long get_qixis_addr(void);
 119 #endif
 120 #define QIXIS_BASE                              get_qixis_addr()
 121 #define QIXIS_BASE_PHYS                         0x20000000
 122 #define QIXIS_BASE_PHYS_EARLY                   0xC000000
 123 #define QIXIS_STAT_PRES1                        0xb
 124 #define QIXIS_SDID_MASK                         0x07
 125 #define QIXIS_ESDHC_NO_ADAPTER                  0x7
 126
 127 #define CONFIG_SYS_NAND_BASE                    0x530000000ULL
 128 #define CONFIG_SYS_NAND_BASE_PHYS               0x30000000
 129
 130 /* MC firmware */
 131 /* TODO Actual DPL max length needs to be confirmed with the MC FW team */
 132 #define CONFIG_SYS_LS_MC_DPC_MAX_LENGTH     0x20000
 133 #define CONFIG_SYS_LS_MC_DRAM_DPC_OFFSET    0x00F00000
 134 #define CONFIG_SYS_LS_MC_DPL_MAX_LENGTH     0x20000
 135 #define CONFIG_SYS_LS_MC_DRAM_DPL_OFFSET    0x00F20000
 136 /* For LS2085A */
 137 #define CONFIG_SYS_LS_MC_AIOP_IMG_MAX_LENGTH    0x200000
 138 #define CONFIG_SYS_LS_MC_DRAM_AIOP_IMG_OFFSET   0x07000000
 139
 140 /* Define phy_reset function to boot the MC based on mcinitcmd.
 141  * This happens late enough to properly fixup u-boot env MAC addresses.
 142  */
 143 #define CONFIG_RESET_PHY_R
 144
 145 /*
 146  * Carve out a DDR region which will not be used by u-boot/Linux
 147  *
 148  * It will be used by MC and Debug Server. The MC region must be
 149  * 512MB aligned, so the min size to hide is 512MB.
 150  */
 151 #ifdef CONFIG_FSL_MC_ENET
 152 #define CONFIG_SYS_LS_MC_DRAM_BLOCK_MIN_SIZE            (128UL * 1024 * 1024)
 153 #endif
 154
 155 /* Miscellaneous configurable options */
 156 #define CONFIG_SYS_LOAD_ADDR    (CONFIG_SYS_DDR_SDRAM_BASE + 0x10000000)
 157
 158 /* Physical Memory Map */
 159 /* fixme: these need to be checked against the board */
 160 #define CONFIG_CHIP_SELECTS_PER_CTRL    4
 161
 162 #define CONFIG_HWCONFIG
 163 #define HWCONFIG_BUFFER_SIZE            128
 164
 165 /* Initial environment variables */
 166 #define CONFIG_EXTRA_ENV_SETTINGS               \
 167         "hwconfig=fsl_ddr:bank_intlv=auto\0"    \
 168         "loadaddr=0x80100000\0"                 \
 169         "kernel_addr=0x100000\0"                \
 170         "ramdisk_addr=0x800000\0"               \
 171         "ramdisk_size=0x2000000\0"              \
 172         "fdt_high=0xa0000000\0"                 \
 173         "initrd_high=0xffffffffffffffff\0"      \
 174         "kernel_start=0x581000000\0"            \
 175         "kernel_load=0xa0000000\0"              \
 176         "kernel_size=0x2800000\0"               \
 177         "console=ttyAMA0,38400n8\0"             \
 178         "mcinitcmd=fsl_mc start mc 0x580a00000" \
 179         " 0x580e00000 \0"
 180
 181 #ifndef CONFIG_TFABOOT
 182 #ifdef CONFIG_SD_BOOT
 183 #define CONFIG_BOOTCOMMAND      "mmc read 0x80200000 0x6800 0x800;"\
 184                                 " fsl_mc apply dpl 0x80200000 &&" \
 185                                 " mmc read $kernel_load $kernel_start" \
 186                                 " $kernel_size && bootm $kernel_load"
 187 #else
 188 #define CONFIG_BOOTCOMMAND      "fsl_mc apply dpl 0x580d00000 &&" \
 189                                 " cp.b $kernel_start $kernel_load" \
 190                                 " $kernel_size && bootm $kernel_load"
 191 #endif
 192 #endif
 193
 194 /* Monitor Command Prompt */
 195 #define CONFIG_SYS_CBSIZE               512     /* Console I/O Buffer Size */
 196 #define CONFIG_SYS_MAXARGS              64      /* max command args */
 197
 198 #define CONFIG_SPL_BSS_START_ADDR       0x80100000
 199 #define CONFIG_SPL_BSS_MAX_SIZE         0x00100000
 200 #define CONFIG_SPL_MAX_SIZE             0x16000
 201 #define CONFIG_SPL_STACK                (CONFIG_SYS_FSL_OCRAM_BASE + 0x9ff0)
 202 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 203
 204 #ifdef CONFIG_NAND_BOOT
 205 #define CONFIG_SYS_NAND_U_BOOT_DST      0x80400000
 206 #define CONFIG_SYS_NAND_U_BOOT_START    CONFIG_SYS_NAND_U_BOOT_DST
 207 #endif
 208 #define CONFIG_SYS_SPL_MALLOC_SIZE      0x00100000
 209 #define CONFIG_SYS_SPL_MALLOC_START     0x80200000
 210 #define CONFIG_SYS_MONITOR_LEN          (1024 * 1024)
 211
 212 #define CONFIG_SYS_BOOTM_LEN   (64 << 20)      /* Increase max gunzip size */
 213
 214 #include <asm/arch/soc.h>
 215
 216 #endif /* __LS2_COMMON_H */