include/configs/ls1088a_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2017-2018 NXP
   4  */
   5
   6 #ifndef __LS1088_COMMON_H
   7 #define __LS1088_COMMON_H
   8
   9 /* SPL build */
  10 #ifdef CONFIG_SPL_BUILD
  11 #define SPL_NO_BOARDINFO
  12 #define SPL_NO_QIXIS
  13 #define SPL_NO_PCI
  14 #define SPL_NO_ENV
  15 #define SPL_NO_RTC
  16 #define SPL_NO_USB
  17 #define SPL_NO_SATA
  18 #define SPL_NO_QSPI
  19 #define SPL_NO_IFC
  20 #undef CONFIG_DISPLAY_CPUINFO
  21 #endif
  22
  23 #define CONFIG_REMAKE_ELF
  24
  25 #include <asm/arch/stream_id_lsch3.h>
  26 #include <asm/arch/config.h>
  27 #include <asm/arch/soc.h>
  28
  29 #define LS1088ARDB_PB_BOARD            0x4A
  30 /* Link Definitions */
  31 #ifdef CONFIG_TFABOOT
  32 #define CONFIG_SYS_INIT_SP_ADDR         CONFIG_SYS_TEXT_BASE
  33 #else
  34 #define CONFIG_SYS_INIT_SP_ADDR         (CONFIG_SYS_FSL_OCRAM_BASE + 0xfff0)
  35 #endif
  36
  37 /* Link Definitions */
  38 #define CONFIG_SYS_FSL_QSPI_BASE        0x20000000
  39
  40 #define CONFIG_VERY_BIG_RAM
  41 #define CONFIG_SYS_DDR_SDRAM_BASE       0x80000000UL
  42 #define CONFIG_SYS_FSL_DDR_SDRAM_BASE_PHY       0
  43 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  44 #define CONFIG_SYS_DDR_BLOCK2_BASE      0x8080000000ULL
  45 #define CONFIG_SYS_FSL_DDR_MAIN_NUM_CTRLS       1
  46 /*
  47  * SMP Definitinos
  48  */
  49 #define CPU_RELEASE_ADDR                secondary_boot_addr
  50
  51 /* GPIO */
  52 #ifdef CONFIG_DM_GPIO
  53 #ifndef CONFIG_MPC8XXX_GPIO
  54 #define CONFIG_MPC8XXX_GPIO
  55 #endif
  56 #endif
  57
  58 /* I2C */
  59
  60
  61 /* Serial Port */
  62 #define CONFIG_SYS_NS16550_SERIAL
  63 #define CONFIG_SYS_NS16550_REG_SIZE     1
  64 #define CONFIG_SYS_NS16550_CLK          (get_bus_freq(0) / 2)
  65
  66 #if !defined(SPL_NO_IFC) || defined(CONFIG_TARGET_LS1088AQDS)
  67 /* IFC */
  68 #define CONFIG_FSL_IFC
  69 #endif
  70
  71 /*
  72  * During booting, IFC is mapped at the region of 0x30000000.
  73  * But this region is limited to 256MB. To accommodate NOR, promjet
  74  * and FPGA. This region is divided as below:
  75  * 0x30000000 - 0x37ffffff : 128MB : NOR flash
  76  * 0x38000000 - 0x3BFFFFFF : 64MB  : Promjet
  77  * 0x3C000000 - 0x40000000 : 64MB  : FPGA etc
  78  *
  79  * To accommodate bigger NOR flash and other devices, we will map IFC
  80  * chip selects to as below:
  81  * 0x5_1000_0000..0x5_1fff_ffff Memory Hole
  82  * 0x5_2000_0000..0x5_3fff_ffff IFC CSx (FPGA, NAND and others 512MB)
  83  * 0x5_4000_0000..0x5_7fff_ffff ASIC or others 1GB
  84  * 0x5_8000_0000..0x5_bfff_ffff IFC CS0 1GB (NOR/Promjet)
  85  * 0x5_C000_0000..0x5_ffff_ffff IFC CS1 1GB (NOR/Promjet)
  86  *
  87  * For e.g. NOR flash at CS0 will be mapped to 0x580000000 after relocation.
  88  * CONFIG_SYS_FLASH_BASE has the final address (core view)
  89  * CONFIG_SYS_FLASH_BASE_PHYS has the final address (IFC view)
  90  * CONFIG_SYS_FLASH_BASE_PHYS_EARLY has the temporary IFC address
  91  * CONFIG_SYS_TEXT_BASE is linked to 0x30000000 for booting
  92  */
  93
  94 #define CONFIG_SYS_FLASH_BASE                   0x580000000ULL
  95 #define CONFIG_SYS_FLASH_BASE_PHYS              0x80000000
  96 #define CONFIG_SYS_FLASH_BASE_PHYS_EARLY        0x00000000
  97
  98 #define CONFIG_SYS_FLASH1_BASE_PHYS             0xC0000000
  99 #define CONFIG_SYS_FLASH1_BASE_PHYS_EARLY       0x8000000
 100
 101 #ifndef __ASSEMBLY__
 102 unsigned long long get_qixis_addr(void);
 103 #endif
 104
 105 #define QIXIS_BASE                              get_qixis_addr()
 106 #define QIXIS_BASE_PHYS                         0x20000000
 107 #define QIXIS_BASE_PHYS_EARLY                   0xC000000
 108
 109
 110 #define CONFIG_SYS_NAND_BASE                    0x530000000ULL
 111 #define CONFIG_SYS_NAND_BASE_PHYS               0x30000000
 112
 113
 114 /* MC firmware */
 115 /* TODO Actual DPL max length needs to be confirmed with the MC FW team */
 116 #define CONFIG_SYS_LS_MC_DPC_MAX_LENGTH     0x20000
 117 #define CONFIG_SYS_LS_MC_DRAM_DPC_OFFSET    0x00F00000
 118 #define CONFIG_SYS_LS_MC_DPL_MAX_LENGTH     0x20000
 119 #define CONFIG_SYS_LS_MC_DRAM_DPL_OFFSET    0x00F20000
 120 #define CONFIG_SYS_LS_MC_AIOP_IMG_MAX_LENGTH    0x200000
 121 #define CONFIG_SYS_LS_MC_DRAM_AIOP_IMG_OFFSET   0x07000000
 122
 123 /* Define phy_reset function to boot the MC based on mcinitcmd.
 124  * This happens late enough to properly fixup u-boot env MAC addresses.
 125  */
 126 #define CONFIG_RESET_PHY_R
 127
 128 /*
 129  * Carve out a DDR region which will not be used by u-boot/Linux
 130  *
 131  * It will be used by MC and Debug Server. The MC region must be
 132  * 512MB aligned, so the min size to hide is 512MB.
 133  */
 134
 135 #if defined(CONFIG_FSL_MC_ENET)
 136 #define CONFIG_SYS_LS_MC_DRAM_BLOCK_MIN_SIZE            (128UL * 1024 * 1024)
 137 #endif
 138
 139 /* Miscellaneous configurable options */
 140
 141 /* SATA */
 142 #ifdef CONFIG_SCSI
 143 #define CONFIG_SCSI_AHCI_PLAT
 144 #define CONFIG_SYS_SATA1                AHCI_BASE_ADDR1
 145
 146 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     1
 147 #define CONFIG_SYS_SCSI_MAX_LUN         1
 148 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * \
 149                                         CONFIG_SYS_SCSI_MAX_LUN)
 150 #endif
 151
 152 /* Physical Memory Map */
 153 #define CONFIG_CHIP_SELECTS_PER_CTRL    4
 154
 155 #define CONFIG_HWCONFIG
 156 #define HWCONFIG_BUFFER_SIZE            128
 157
 158 /* #define CONFIG_DISPLAY_CPUINFO */
 159
 160 #ifndef SPL_NO_ENV
 161 /* Initial environment variables */
 162 #define CONFIG_EXTRA_ENV_SETTINGS               \
 163         "hwconfig=fsl_ddr:bank_intlv=auto\0"    \
 164         "loadaddr=0x80100000\0"                 \
 165         "kernel_addr=0x100000\0"                \
 166         "ramdisk_addr=0x800000\0"               \
 167         "ramdisk_size=0x2000000\0"              \
 168         "fdt_high=0xa0000000\0"                 \
 169         "initrd_high=0xffffffffffffffff\0"      \
 170         "kernel_start=0x581000000\0"            \
 171         "kernel_load=0xa0000000\0"              \
 172         "kernel_size=0x2800000\0"               \
 173         "console=ttyAMA0,38400n8\0"             \
 174         "mcinitcmd=fsl_mc start mc 0x580a00000" \
 175         " 0x580e00000 \0"
 176 #endif
 177
 178 /* Monitor Command Prompt */
 179 #define CONFIG_SYS_CBSIZE               512     /* Console I/O Buffer Size */
 180 #define CONFIG_SYS_PBSIZE               (CONFIG_SYS_CBSIZE + \
 181                                         sizeof(CONFIG_SYS_PROMPT) + 16)
 182 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE /* Boot args buffer */
 183 #define CONFIG_SYS_MAXARGS              64      /* max command args */
 184
 185 #ifdef CONFIG_SPL
 186 #define CONFIG_SPL_BSS_START_ADDR      0x80100000
 187 #define CONFIG_SPL_BSS_MAX_SIZE                0x00100000
 188 #define CONFIG_SPL_MAX_SIZE            0x16000
 189 #define CONFIG_SPL_STACK               (CONFIG_SYS_FSL_OCRAM_BASE + 0x9ff0)
 190 #define CONFIG_SPL_TARGET              "u-boot-with-spl.bin"
 191
 192 #define CONFIG_SYS_SPL_MALLOC_SIZE     0x00100000
 193 #define CONFIG_SYS_SPL_MALLOC_START    0x80200000
 194
 195 #ifdef CONFIG_NXP_ESBC
 196 #define CONFIG_U_BOOT_HDR_SIZE          (16 << 10)
 197 /*
 198  * HDR would be appended at end of image and copied to DDR along
 199  * with U-Boot image. Here u-boot max. size is 512K. So if binary
 200  * size increases then increase this size in case of secure boot as
 201  * it uses raw u-boot image instead of fit image.
 202  */
 203 #define CONFIG_SYS_MONITOR_LEN         (0x100000 + CONFIG_U_BOOT_HDR_SIZE)
 204 #else
 205 #define CONFIG_SYS_MONITOR_LEN         0x100000
 206 #endif /* ifdef CONFIG_NXP_ESBC */
 207
 208 #endif
 209 #define CONFIG_SYS_BOOTM_LEN   (64 << 20)      /* Increase max gunzip size */
 210
 211 #endif /* __LS1088_COMMON_H */