include/configs/kmeter1.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * (C) Copyright 2012
   4  * Holger Brunck, Keymile GmbH Hannover, <holger.brunck@keymile.com>
   5  * Christian Herzig, Keymile AG Switzerland, <christian.herzig@keymile.com>
   6  */
   7
   8 #ifndef __CONFIG_H
   9 #define __CONFIG_H
  10
  11 /* KMBEC FPGA (PRIO) */
  12 #define CONFIG_SYS_KMBEC_FPGA_BASE      0xE8000000
  13 #define CONFIG_SYS_KMBEC_FPGA_SIZE      64
  14
  15 #define CONFIG_HOSTNAME         "kmeter1"
  16 #define CONFIG_KM_BOARD_NAME   "kmeter1"
  17 #define CONFIG_KM_DEF_NETDEV    "netdev=eth2\0"
  18
  19 /*
  20  * High Level Configuration Options
  21  */
  22 #define CONFIG_QE                       /* Has QE */
  23
  24 /* include common defines/options for all Keymile boards */
  25 #include "km/keymile-common.h"
  26 #include "km/km-powerpc.h"
  27
  28 /*
  29  * Bus Arbitration Configuration Register (ACR)
  30  */
  31 #define CONFIG_SYS_ACR_PIPE_DEP 3       /* pipeline depth 4 transactions */
  32 #define CONFIG_SYS_ACR_RPTCNT   3       /* 4 consecutive transactions */
  33 #define CONFIG_SYS_ACR_APARK    0       /* park bus to master (below) */
  34 #define CONFIG_SYS_ACR_PARKM    3       /* parking master = QuiccEngine */
  35
  36 /*
  37  * DDR Setup
  38  */
  39 #define CONFIG_SYS_DDR_BASE             0x00000000 /* DDR is system memory */
  40 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_BASE
  41 #define CONFIG_SYS_SDRAM_BASE2  (CONFIG_SYS_SDRAM_BASE + 0x10000000) /* +256M */
  42
  43 #define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
  44 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN | \
  45                                         DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
  46
  47 #define CFG_83XX_DDR_USES_CS0
  48
  49 /*
  50  * Manually set up DDR parameters
  51  */
  52 #define CONFIG_DDR_II
  53 #define CONFIG_SYS_DDR_SIZE             2048 /* MB */
  54
  55 /*
  56  * The reserved memory
  57  */
  58 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE /* start of monitor */
  59 #define CONFIG_SYS_FLASH_BASE           0xF0000000
  60
  61 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
  62 #define CONFIG_SYS_RAMBOOT
  63 #endif
  64
  65 /* Reserve 768 kB for Mon */
  66 #define CONFIG_SYS_MONITOR_LEN          (768 * 1024)
  67
  68 /*
  69  * Initial RAM Base Address Setup
  70  */
  71 #define CONFIG_SYS_INIT_RAM_LOCK
  72 #define CONFIG_SYS_INIT_RAM_ADDR        0xE6000000 /* Initial RAM address */
  73 #define CONFIG_SYS_INIT_RAM_SIZE        0x1000 /* End of used area in RAM */
  74 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
  75                                                 GENERATED_GBL_DATA_SIZE)
  76
  77 /*
  78  * Init Local Bus Memory Controller:
  79  *
  80  * Bank Bus     Machine PortSz  Size  Device
  81  * ---- ---     ------- ------  -----  ------
  82  *  0   Local   GPCM    16 bit  256MB FLASH
  83  *  1   Local   GPCM     8 bit  128MB GPIO/PIGGY
  84  *
  85  */
  86 /*
  87  * FLASH on the Local Bus
  88  */
  89 #define CONFIG_SYS_FLASH_SIZE           256 /* max FLASH size is 256M */
  90
  91
  92 #define CONFIG_SYS_MAX_FLASH_BANKS      1   /* max num of flash banks   */
  93 #define CONFIG_SYS_MAX_FLASH_SECT       512 /* max num of sects on one chip */
  94 #define CONFIG_SYS_FLASH_BANKS_LIST { CONFIG_SYS_FLASH_BASE }
  95
  96 /*
  97  * PRIO1/PIGGY on the local bus CS1
  98  */
  99
 100
 101 /*
 102  * Serial Port
 103  */
 104 #define CONFIG_CONS_INDEX       1
 105 #define CONFIG_SYS_NS16550_SERIAL
 106 #define CONFIG_SYS_NS16550_REG_SIZE     1
 107 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 108
 109 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_IMMR+0x4500)
 110 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_IMMR+0x4600)
 111
 112 /*
 113  * QE UEC ethernet configuration
 114  */
 115 #define CONFIG_UEC_ETH
 116 #define CONFIG_ETHPRIME         "UEC0"
 117
 118 #define CONFIG_UEC_ETH1         /* GETH1 */
 119 #define UEC_VERBOSE_DEBUG       1
 120
 121 #ifdef CONFIG_UEC_ETH1
 122 #define CONFIG_SYS_UEC1_UCC_NUM 3       /* UCC4 */
 123 #define CONFIG_SYS_UEC1_RX_CLK          QE_CLK_NONE /* not used in RMII Mode */
 124 #define CONFIG_SYS_UEC1_TX_CLK          QE_CLK17
 125 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
 126 #define CONFIG_SYS_UEC1_PHY_ADDR        0
 127 #define CONFIG_SYS_UEC1_INTERFACE_TYPE  PHY_INTERFACE_MODE_RMII
 128 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 129 #endif
 130
 131 /*
 132  * Environment
 133  */
 134
 135 #ifndef CONFIG_SYS_RAMBOOT
 136 #ifndef CONFIG_ENV_ADDR
 137 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + \
 138                                         CONFIG_SYS_MONITOR_LEN)
 139 #endif
 140 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K(one sector) for env */
 141 #ifndef CONFIG_ENV_OFFSET
 142 #define CONFIG_ENV_OFFSET       (CONFIG_SYS_MONITOR_LEN)
 143 #endif
 144
 145 /* Address and size of Redundant Environment Sector     */
 146 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET + \
 147                                                 CONFIG_ENV_SECT_SIZE)
 148 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 149
 150 #else /* CFG_SYS_RAMBOOT */
 151 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 152 #define CONFIG_ENV_SIZE         0x2000
 153 #endif /* CFG_SYS_RAMBOOT */
 154
 155 /* I2C */
 156 #define CONFIG_SYS_I2C
 157 #define CONFIG_SYS_NUM_I2C_BUSES        4
 158 #define CONFIG_SYS_I2C_MAX_HOPS         1
 159 #define CONFIG_SYS_I2C_FSL
 160 #define CONFIG_SYS_FSL_I2C_SPEED        200000
 161 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 162 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 163 #define CONFIG_SYS_I2C_OFFSET           0x3000
 164 #define CONFIG_SYS_FSL_I2C2_SPEED       200000
 165 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 166 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 167 #define CONFIG_SYS_I2C_BUSES    {{0, {I2C_NULL_HOP} }, \
 168                 {0, {{I2C_MUX_PCA9547, 0x70, 2} } }, \
 169                 {0, {{I2C_MUX_PCA9547, 0x70, 1} } }, \
 170                 {1, {I2C_NULL_HOP} } }
 171
 172 #define CONFIG_KM_IVM_BUS               2       /* I2C2 (Mux-Port 1)*/
 173
 174 #if defined(CONFIG_CMD_NAND)
 175 #define CONFIG_NAND_KMETER1
 176 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 177 #define CONFIG_SYS_NAND_BASE            CONFIG_SYS_KMBEC_FPGA_BASE
 178 #endif
 179
 180 /*
 181  * For booting Linux, the board info and command line data
 182  * have to be in the first 8 MB of memory, since this is
 183  * the maximum mapped by the Linux kernel during initialization.
 184  */
 185 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)
 186
 187 /*
 188  * Internal Definitions
 189  */
 190 #define BOOTFLASH_START 0xF0000000
 191
 192 #define CONFIG_KM_CONSOLE_TTY   "ttyS0"
 193
 194 /*
 195  * Environment Configuration
 196  */
 197 #define CONFIG_ENV_OVERWRITE
 198 #ifndef CONFIG_KM_DEF_ENV               /* if not set by keymile-common.h */
 199 #define CONFIG_KM_DEF_ENV "km-common=empty\0"
 200 #endif
 201
 202 #ifndef CONFIG_KM_DEF_ARCH
 203 #define CONFIG_KM_DEF_ARCH      "arch=ppc_82xx\0"
 204 #endif
 205
 206 #define CONFIG_EXTRA_ENV_SETTINGS \
 207         CONFIG_KM_DEF_ENV                                               \
 208         CONFIG_KM_DEF_ARCH                                              \
 209         "newenv="                                                       \
 210                 "prot off "__stringify(CONFIG_ENV_ADDR)" +0x40000 && "  \
 211                 "era "__stringify(CONFIG_ENV_ADDR)" +0x40000\0"         \
 212         "unlock=yes\0"                                                  \
 213         ""
 214
 215 #if defined(CONFIG_UEC_ETH)
 216 #define CONFIG_HAS_ETH0
 217 #endif
 218
 219 /*
 220  * System IO Setup
 221  */
 222 #define CONFIG_SYS_SICRH                (SICRH_UC1EOBI | SICRH_UC2E1OBI)
 223
 224 /**
 225  * DDR RAM settings
 226  */
 227 #define CONFIG_SYS_DDR_SDRAM_CFG (\
 228         SDRAM_CFG_SDRAM_TYPE_DDR2 | \
 229         SDRAM_CFG_SREN | \
 230         SDRAM_CFG_HSE)
 231
 232 #define CONFIG_SYS_DDR_SDRAM_CFG2       0x00401000
 233
 234 #define CONFIG_SYS_DDR_CS0_CONFIG       (CSCONFIG_EN | CSCONFIG_AP | \
 235                                          CSCONFIG_ROW_BIT_13 | \
 236                                          CSCONFIG_COL_BIT_10 | \
 237                                          CSCONFIG_ODT_WR_ONLY_CURRENT)
 238
 239 #define CONFIG_SYS_DDR_CLK_CNTL (\
 240         DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
 241
 242 #define CONFIG_SYS_DDR_INTERVAL (\
 243         (0x080 << SDRAM_INTERVAL_BSTOPRE_SHIFT) | \
 244         (0x203 << SDRAM_INTERVAL_REFINT_SHIFT))
 245
 246 #define CONFIG_SYS_DDR_CS0_BNDS                 0x0000007f
 247
 248 #define CONFIG_SYS_DDRCDR (\
 249         DDRCDR_EN | \
 250         DDRCDR_Q_DRN)
 251 #define CONFIG_SYS_DDR_MODE             0x47860452
 252 #define CONFIG_SYS_DDR_MODE2            0x8080c000
 253
 254 #define CONFIG_SYS_DDR_TIMING_0 (\
 255         (2 << TIMING_CFG0_MRS_CYC_SHIFT) | \
 256         (8 << TIMING_CFG0_ODT_PD_EXIT_SHIFT) | \
 257         (6 << TIMING_CFG0_PRE_PD_EXIT_SHIFT) | \
 258         (2 << TIMING_CFG0_ACT_PD_EXIT_SHIFT) | \
 259         (0 << TIMING_CFG0_WWT_SHIFT) | \
 260         (0 << TIMING_CFG0_RRT_SHIFT) | \
 261         (0 << TIMING_CFG0_WRT_SHIFT) | \
 262         (0 << TIMING_CFG0_RWT_SHIFT))
 263
 264 #define CONFIG_SYS_DDR_TIMING_1 ((TIMING_CFG1_CASLAT_50) | \
 265                                  (2 << TIMING_CFG1_WRTORD_SHIFT) | \
 266                                  (2 << TIMING_CFG1_ACTTOACT_SHIFT) | \
 267                                  (3 << TIMING_CFG1_WRREC_SHIFT) | \
 268                                  (7 << TIMING_CFG1_REFREC_SHIFT) | \
 269                                  (3 << TIMING_CFG1_ACTTORW_SHIFT) | \
 270                                  (8 << TIMING_CFG1_ACTTOPRE_SHIFT) | \
 271                                  (3 << TIMING_CFG1_PRETOACT_SHIFT))
 272
 273 #define CONFIG_SYS_DDR_TIMING_2 (\
 274         (0xa << TIMING_CFG2_FOUR_ACT_SHIFT) | \
 275         (3 << TIMING_CFG2_CKE_PLS_SHIFT) | \
 276         (2 << TIMING_CFG2_WR_DATA_DELAY_SHIFT) | \
 277         (2 << TIMING_CFG2_RD_TO_PRE_SHIFT) | \
 278         (4 << TIMING_CFG2_WR_LAT_DELAY_SHIFT) | \
 279         (5 << TIMING_CFG2_CPO_SHIFT) | \
 280         (0 << TIMING_CFG2_ADD_LAT_SHIFT))
 281
 282 #define CONFIG_SYS_DDR_TIMING_3                 0x00000000
 283
 284 /* EEprom support */
 285 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN          2
 286
 287 /*
 288  * Local Bus Configuration & Clock Setup
 289  */
 290 #define CONFIG_SYS_LCRR_DBYP            LCRR_DBYP
 291 #define CONFIG_SYS_LCRR_EADC            LCRR_EADC_2
 292 #define CONFIG_SYS_LCRR_CLKDIV          LCRR_CLKDIV_4
 293
 294 /*
 295  * PAXE on the local bus CS3
 296  */
 297 #define CONFIG_SYS_PAXE_BASE            0xA0000000
 298 #define CONFIG_SYS_PAXE_SIZE            256
 299
 300
 301 #endif /* CONFIG */