include/configs/hermes.h

   1 /*
   2  * (C) Copyright 2000
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * board/config.h - configuration options, board specific
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  * (easy to change)
  18  */
  19
  20 #define CONFIG_MPC860           1       /* This is a MPC860T CPU        */
  21 #define CONFIG_HERMES           1       /* ...on a HERMES-PRO board     */
  22
  23 #define CONFIG_SYS_TEXT_BASE    0xFE000000
  24
  25 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  26 #undef  CONFIG_8xx_CONS_SMC2
  27 #undef  CONFIG_8xx_CONS_NONE
  28 #define CONFIG_BAUDRATE         9600
  29 #if 0
  30 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  31 #else
  32 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  33 #endif
  34
  35 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  36
  37 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  38
  39 #define CONFIG_SHOW_BOOT_PROGRESS 1     /* Show boot progress on LEDs   */
  40
  41 #undef  CONFIG_BOOTARGS
  42 #define CONFIG_BOOTCOMMAND                                                      \
  43         "bootp; "                                                               \
  44         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  45         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  46         "bootm"
  47
  48 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  49 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  50
  51 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  52
  53
  54 /*
  55  * Command line configuration.
  56  */
  57 #include <config_cmd_default.h>
  58
  59
  60 /*
  61  * BOOTP options
  62  */
  63 #define CONFIG_BOOTP_SUBNETMASK
  64 #define CONFIG_BOOTP_GATEWAY
  65 #define CONFIG_BOOTP_HOSTNAME
  66 #define CONFIG_BOOTP_BOOTPATH
  67
  68
  69 /*
  70  * Miscellaneous configurable options
  71  */
  72 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
  73 #if defined(CONFIG_CMD_KGDB)
  74 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
  75 #else
  76 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
  77 #endif
  78 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
  79 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
  80 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
  81
  82 #define CONFIG_SYS_MEMTEST_START        0x00100000      /* memtest works on     */
  83 #define CONFIG_SYS_MEMTEST_END          0x00F00000      /* 1 ... 15MB in DRAM   */
  84
  85 #define CONFIG_SYS_LOAD_ADDR            0x00100000      /* default load address */
  86
  87 #define CONFIG_SYS_PIO_MODE             0       /* IDE interface in PIO Mode 0  */
  88
  89 #define CONFIG_SYS_HZ                   1000    /* decrementer freq: 1 ms ticks */
  90
  91 #define CONFIG_SYS_ALLOC_DPRAM          1       /* use allocation routines      */
  92 /*
  93  * Low Level Configuration Settings
  94  * (address mappings, register initial values, etc.)
  95  * You should know what you are doing if you make changes here.
  96  */
  97 /*-----------------------------------------------------------------------
  98  * Internal Memory Mapped Register
  99  */
 100 #define CONFIG_SYS_IMMR         0xFF000000      /* Non-Standard value!  */
 101
 102 /*-----------------------------------------------------------------------
 103  * Definitions for initial stack pointer and data area (in DPRAM)
 104  */
 105 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 106 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 107 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 108 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 109
 110 /*-----------------------------------------------------------------------
 111  * Start addresses for the final memory configuration
 112  * (Set up by the startup code)
 113  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 114  */
 115 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 116 #define CONFIG_SYS_FLASH_BASE           0xFE000000
 117 #ifdef  DEBUG
 118 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 119 #else
 120 #define CONFIG_SYS_MONITOR_LEN          (128 << 10)     /* Reserve 128 kB for Monitor   */
 121 #endif
 122 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 123 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 124
 125 /*
 126  * For booting Linux, the board info and command line data
 127  * have to be in the first 8 MB of memory, since this is
 128  * the maximum mapped by the Linux kernel during initialization.
 129  */
 130 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 131 /*-----------------------------------------------------------------------
 132  * FLASH organization
 133  */
 134 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 135 #define CONFIG_SYS_MAX_FLASH_SECT       124     /* max number of sectors on one chip    */
 136
 137 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 138 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 139
 140 #define CONFIG_ENV_IS_IN_FLASH  1
 141 #define CONFIG_ENV_OFFSET               0x4000  /*   Offset   of Environment Sector     */
 142 #define CONFIG_ENV_SIZE         0x2000  /* Total Size of Environment Sector     */
 143 /*-----------------------------------------------------------------------
 144  * Cache Configuration
 145  */
 146 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 147 #if defined(CONFIG_CMD_KGDB)
 148 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 149 #endif
 150
 151 /*-----------------------------------------------------------------------
 152  * SYPCR - System Protection Control                            11-9
 153  * SYPCR can only be written once after reset!
 154  *-----------------------------------------------------------------------
 155  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 156  * +0x0004
 157  */
 158 #if defined(CONFIG_WATCHDOG)
 159 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 160                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 161 #else
 162 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 163 #endif
 164
 165 /*-----------------------------------------------------------------------
 166  * SIUMCR - SIU Module Configuration                            11-6
 167  *-----------------------------------------------------------------------
 168  * +0x0000 => 0x000000C0
 169  */
 170 #define CONFIG_SYS_SIUMCR       0
 171
 172 /*-----------------------------------------------------------------------
 173  * TBSCR - Time Base Status and Control                         11-26
 174  *-----------------------------------------------------------------------
 175  * Clear Reference Interrupt Status, Timebase freezing enabled
 176  * +0x0200 => 0x00C2
 177  */
 178 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 179
 180 /*-----------------------------------------------------------------------
 181  * PISCR - Periodic Interrupt Status and Control                11-31
 182  *-----------------------------------------------------------------------
 183  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 184  * +0x0240 => 0x0082
 185  */
 186 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 187
 188 /*-----------------------------------------------------------------------
 189  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 190  *-----------------------------------------------------------------------
 191  * Reset PLL lock status sticky bit, timer expired status bit and timer
 192  * interrupt status bit, set PLL multiplication factor !
 193  */
 194 /* +0x0286 => 0x00B0D0C0 */
 195 #define CONFIG_SYS_PLPRCR                                                       \
 196                 (       (11 << PLPRCR_MF_SHIFT) |                       \
 197                         PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST |    \
 198                         /*PLPRCR_CSRC|*/ PLPRCR_LPM_NORMAL |            \
 199                         PLPRCR_CSR   | PLPRCR_LOLRE /*|PLPRCR_FIOPD*/   \
 200                 )
 201
 202 /*-----------------------------------------------------------------------
 203  * SCCR - System Clock and reset Control Register               15-27
 204  *-----------------------------------------------------------------------
 205  * Set clock output, timebase and RTC source and divider,
 206  * power management and some other internal clocks
 207  */
 208 #define SCCR_MASK       SCCR_EBDF11
 209 /* +0x0282 => 0x03800000 */
 210 #define CONFIG_SYS_SCCR (SCCR_COM00     |   SCCR_TBS      |     \
 211                          SCCR_RTDIV     |   SCCR_RTSEL    |     \
 212                          /*SCCR_CRQEN|*/  /*SCCR_PRQEN|*/       \
 213                          SCCR_EBDF00    |   SCCR_DFSYNC00 |     \
 214                          SCCR_DFBRG00   |   SCCR_DFNL000  |     \
 215                          SCCR_DFNH000)
 216
 217 /*-----------------------------------------------------------------------
 218  * RTCSC - Real-Time Clock Status and Control Register          11-27
 219  *-----------------------------------------------------------------------
 220  */
 221 /* +0x0220 => 0x00C3 */
 222 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 223
 224
 225 /*-----------------------------------------------------------------------
 226  * RCCR - RISC Controller Configuration Register                19-4
 227  *-----------------------------------------------------------------------
 228  */
 229 /* +0x09C4 => TIMEP=1 */
 230 #define CONFIG_SYS_RCCR 0x0100
 231
 232 /*-----------------------------------------------------------------------
 233  * RMDS - RISC Microcode Development Support Control Register
 234  *-----------------------------------------------------------------------
 235  */
 236 #define CONFIG_SYS_RMDS 0
 237
 238 /*-----------------------------------------------------------------------
 239  *
 240  *-----------------------------------------------------------------------
 241  *
 242  */
 243 #define CONFIG_SYS_DER  0
 244
 245 /*
 246  * Init Memory Controller:
 247  *
 248  * BR0 and OR0 (FLASH)
 249  */
 250
 251 #define FLASH_BASE0_PRELIM      0xFE000000      /* FLASH bank #0        */
 252
 253 /* used to re-map FLASH
 254  * restrict access enough to keep SRAM working (if any)
 255  * but not too much to meddle with FLASH accesses
 256  */
 257 /* allow for max 4 MB of Flash */
 258 #define CONFIG_SYS_REMAP_OR_AM          0xFFC00000      /* OR addr mask */
 259 #define CONFIG_SYS_PRELIM_OR_AM 0xFFC00000      /* OR addr mask */
 260
 261 /* FLASH timing: ACS = 11, TRLX = 1, CSNT = 1, SCY = 5, EHTR = 0        */
 262 #define CONFIG_SYS_OR_TIMING_FLASH      ( OR_CSNT_SAM | /*OR_ACS_DIV4 |*/ OR_BI | \
 263                                  OR_SCY_5_CLK | OR_TRLX)
 264
 265 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 266 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 267 /* 8 bit, bank valid */
 268 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 269
 270 /*
 271  * BR1/OR1 - SDRAM
 272  *
 273  * Multiplexed addresses, GPL5 output to GPL5_A (don't care)
 274  */
 275 #define SDRAM_BASE_PRELIM       0x00000000      /* SDRAM bank */
 276 #define SDRAM_PRELIM_OR_AM      0xF8000000      /* map max. 128 MB */
 277 #define SDRAM_TIMING            0x00000A00      /* SDRAM-Timing */
 278
 279 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB SDRAM */
 280
 281 #define CONFIG_SYS_OR1_PRELIM   (SDRAM_PRELIM_OR_AM | SDRAM_TIMING )
 282 #define CONFIG_SYS_BR1_PRELIM   ((SDRAM_BASE_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 283
 284 /*
 285  * BR2/OR2 - HPRO2: PEB2256   @ 0xE0000000, 8 Bit wide
 286  */
 287 #define HPRO2_BASE              0xE0000000
 288 #define HPRO2_OR_AM             0xFFFF8000
 289 #define HPRO2_TIMING            0x00000934
 290
 291 #define CONFIG_SYS_OR2 (HPRO2_OR_AM | HPRO2_TIMING)
 292 #define CONFIG_SYS_BR2  ((HPRO2_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
 293
 294 /*
 295  * BR3/OR3: not used
 296  * BR4/OR4: not used
 297  * BR5/OR5: not used
 298  * BR6/OR6: not used
 299  * BR7/OR7: not used
 300  */
 301
 302 /*
 303  * MAMR settings for SDRAM
 304  */
 305
 306 /* periodic timer for refresh */
 307 #define CONFIG_SYS_MAMR_PTA     97              /* start with divider for 100 MHz       */
 308
 309 /* 8 column SDRAM */
 310 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 311                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 312                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 313 /* 9 column SDRAM */
 314 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 315                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 316                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 317 #endif  /* __CONFIG_H */