include/configs/canyonlands.h

   1 /*
   2  * (C) Copyright 2008
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 /************************************************************************
  22  * canyonlands.h - configuration for Canyonlands (460EX)
  23  ***********************************************************************/
  24 #ifndef __CONFIG_H
  25 #define __CONFIG_H
  26
  27 /*-----------------------------------------------------------------------
  28  * High Level Configuration Options
  29  *----------------------------------------------------------------------*/
  30 /* This config file is used for Canyonlands (460EX) and Glacier (460GT) */
  31 #ifndef CONFIG_CANYONLANDS
  32 #define CONFIG_460GT            1       /* Specific PPC460GT            */
  33 #else
  34 #define CONFIG_460EX            1       /* Specific PPC460EX            */
  35 #endif
  36 #define CONFIG_440              1
  37 #define CONFIG_4xx              1       /* ... PPC4xx family */
  38
  39 #define CONFIG_SYS_CLK_FREQ     66666667        /* external freq to pll */
  40
  41 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_early_init_f */
  42 #define CONFIG_BOARD_EARLY_INIT_R       1       /* Call board_early_init_r */
  43 #define CONFIG_MISC_INIT_R              1       /* Call misc_init_r */
  44 #define CONFIG_BOARD_TYPES              1       /* support board types */
  45
  46 /*-----------------------------------------------------------------------
  47  * Base addresses -- Note these are effective addresses where the
  48  * actual resources get mapped (not physical addresses)
  49  *----------------------------------------------------------------------*/
  50 #define CFG_SDRAM_BASE          0x00000000      /* _must_ be 0  */
  51
  52 #define CFG_PCI_MEMBASE         0x80000000      /* mapped PCI memory    */
  53 #define CFG_PCI_BASE            0xd0000000      /* internal PCI regs    */
  54 #define CFG_PCI_TARGBASE        CFG_PCI_MEMBASE
  55
  56 #define CFG_PCIE_MEMBASE        0xb0000000      /* mapped PCIe memory   */
  57 #define CFG_PCIE_MEMSIZE        0x08000000      /* smallest incr for PCIe port */
  58 #define CFG_PCIE_BASE           0xc4000000      /* PCIe UTL regs */
  59
  60 #define CFG_PCIE0_CFGBASE       0xc0000000
  61 #define CFG_PCIE1_CFGBASE       0xc1000000
  62 #define CFG_PCIE0_XCFGBASE      0xc3000000
  63 #define CFG_PCIE1_XCFGBASE      0xc3001000
  64
  65 #define CFG_PCIE0_UTLBASE       0xc08010000ULL  /* 36bit physical addr  */
  66
  67 /* base address of inbound PCIe window */
  68 #define CFG_PCIE_INBOUND_BASE   0x000000000ULL  /* 36bit physical addr  */
  69
  70 /* EBC stuff */
  71 #define CFG_NAND_ADDR           0xE0000000
  72 #define CFG_BCSR_BASE           0xE1000000
  73 #define CFG_BOOT_BASE_ADDR      0xFF000000      /* EBC Boot Space: 0xFF000000   */
  74 #define CFG_FLASH_BASE          0xFC000000      /* later mapped to this addr    */
  75 #define CFG_FLASH_BASE_PHYS_H   0x4
  76 #define CFG_FLASH_BASE_PHYS_L   0xCC000000
  77 #define CFG_FLASH_BASE_PHYS     (((u64)CFG_FLASH_BASE_PHYS_H << 32) | \
  78                                  (u64)CFG_FLASH_BASE_PHYS_L)
  79 #define CFG_FLASH_SIZE          (64 << 20)
  80
  81 #define CFG_OCM_BASE            0xE3000000      /* OCM: 16k             */
  82 #define CFG_SRAM_BASE           0xE8000000      /* SRAM: 256k           */
  83 #define CFG_LOCAL_CONF_REGS     0xEF000000
  84
  85 #define CFG_PERIPHERAL_BASE     0xEF600000      /* internal peripherals */
  86
  87 #define CFG_AHB_BASE            0xE2000000      /* internal AHB peripherals     */
  88
  89 #define CFG_MONITOR_BASE        TEXT_BASE
  90 #define CFG_MONITOR_LEN         (384 * 1024)    /* Reserve 384 kB for Monitor */
  91 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc()*/
  92
  93 /*-----------------------------------------------------------------------
  94  * Initial RAM & stack pointer (placed in OCM)
  95  *----------------------------------------------------------------------*/
  96 #define CFG_INIT_RAM_ADDR       CFG_OCM_BASE    /* OCM                  */
  97 #define CFG_INIT_RAM_END        (4 << 10)
  98 #define CFG_GBL_DATA_SIZE       256             /* num bytes initial data */
  99 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 100 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 101
 102 /*-----------------------------------------------------------------------
 103  * Serial Port
 104  *----------------------------------------------------------------------*/
 105 #define CONFIG_BAUDRATE         115200
 106 #define CONFIG_SERIAL_MULTI     1
 107 #undef CONFIG_UART1_CONSOLE     /* define this if you want console on UART1 */
 108
 109 #define CFG_BAUDRATE_TABLE  \
 110     {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 111
 112 /*-----------------------------------------------------------------------
 113  * Environment
 114  *----------------------------------------------------------------------*/
 115 /*
 116  * Define here the location of the environment variables (FLASH).
 117  */
 118 #if !defined(CONFIG_NAND_U_BOOT) && !defined(CONFIG_NAND_SPL)
 119 #define CFG_ENV_IS_IN_FLASH     1       /* use FLASH for environment vars */
 120 #define CFG_NAND_CS             3       /* NAND chip connected to CSx */
 121 #else
 122 #define CFG_ENV_IS_IN_NAND      1       /* use NAND for environment vars  */
 123 #define CFG_NAND_CS             0       /* NAND chip connected to CSx */
 124 #define CFG_ENV_IS_EMBEDDED     1       /* use embedded environment */
 125 #endif
 126
 127 /*
 128  * IPL (Initial Program Loader, integrated inside CPU)
 129  * Will load first 4k from NAND (SPL) into cache and execute it from there.
 130  *
 131  * SPL (Secondary Program Loader)
 132  * Will load special U-Boot version (NUB) from NAND and execute it. This SPL
 133  * has to fit into 4kByte. It sets up the CPU and configures the SDRAM
 134  * controller and the NAND controller so that the special U-Boot image can be
 135  * loaded from NAND to SDRAM.
 136  *
 137  * NUB (NAND U-Boot)
 138  * This NAND U-Boot (NUB) is a special U-Boot version which can be started
 139  * from RAM. Therefore it mustn't (re-)configure the SDRAM controller.
 140  *
 141  * On 440EPx the SPL is copied to SDRAM before the NAND controller is
 142  * set up. While still running from cache, I experienced problems accessing
 143  * the NAND controller. sr - 2006-08-25
 144  *
 145  * This is the first official implementation of booting from 2k page sized
 146  * NAND devices (e.g. Micron 29F2G08AA 256Mbit * 8)
 147  */
 148 #define CFG_NAND_BOOT_SPL_SRC   0xfffff000      /* SPL location               */
 149 #define CFG_NAND_BOOT_SPL_SIZE  (4 << 10)       /* SPL size                   */
 150 #define CFG_NAND_BOOT_SPL_DST   (CFG_OCM_BASE + (12 << 10)) /* Copy SPL here  */
 151 #define CFG_NAND_U_BOOT_DST     0x01000000      /* Load NUB to this addr      */
 152 #define CFG_NAND_U_BOOT_START   CFG_NAND_U_BOOT_DST     /* Start NUB from     */
 153                                                         /*   this addr        */
 154 #define CFG_NAND_BOOT_SPL_DELTA (CFG_NAND_BOOT_SPL_SRC - CFG_NAND_BOOT_SPL_DST)
 155
 156 /*
 157  * Define the partitioning of the NAND chip (only RAM U-Boot is needed here)
 158  */
 159 #define CFG_NAND_U_BOOT_OFFS    (128 << 10)     /* Offset to RAM U-Boot image */
 160 #define CFG_NAND_U_BOOT_SIZE    (1 << 20)       /* Size of RAM U-Boot image   */
 161
 162 /*
 163  * Now the NAND chip has to be defined (no autodetection used!)
 164  */
 165 #define CFG_NAND_PAGE_SIZE      (2 << 10)       /* NAND chip page size        */
 166 #define CFG_NAND_BLOCK_SIZE     (128 << 10)     /* NAND chip block size       */
 167 #define CFG_NAND_PAGE_COUNT     (CFG_NAND_BLOCK_SIZE / CFG_NAND_PAGE_SIZE)
 168                                                 /* NAND chip page count       */
 169 #define CFG_NAND_BAD_BLOCK_POS  0               /* Location of bad block marker*/
 170 #define CFG_NAND_5_ADDR_CYCLE                   /* Fifth addr used (<=128MB)  */
 171
 172 #define CFG_NAND_ECCSIZE        256
 173 #define CFG_NAND_ECCBYTES       3
 174 #define CFG_NAND_ECCSTEPS       (CFG_NAND_PAGE_SIZE / CFG_NAND_ECCSIZE)
 175 #define CFG_NAND_OOBSIZE        64
 176 #define CFG_NAND_ECCTOTAL       (CFG_NAND_ECCBYTES * CFG_NAND_ECCSTEPS)
 177 #define CFG_NAND_ECCPOS         {40, 41, 42, 43, 44, 45, 46, 47, \
 178                                  48, 49, 50, 51, 52, 53, 54, 55, \
 179                                  56, 57, 58, 59, 60, 61, 62, 63}
 180
 181 #ifdef CFG_ENV_IS_IN_NAND
 182 /*
 183  * For NAND booting the environment is embedded in the U-Boot image. Please take
 184  * look at the file board/amcc/canyonlands/u-boot-nand.lds for details.
 185  */
 186 #define CFG_ENV_SIZE            CFG_NAND_BLOCK_SIZE
 187 #define CFG_ENV_OFFSET          (CFG_NAND_U_BOOT_OFFS + CFG_ENV_SIZE)
 188 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET + CFG_ENV_SIZE)
 189 #endif
 190
 191 /*-----------------------------------------------------------------------
 192  * FLASH related
 193  *----------------------------------------------------------------------*/
 194 #define CFG_FLASH_CFI                   /* The flash is CFI compatible  */
 195 #define CFG_FLASH_CFI_DRIVER            /* Use common CFI driver        */
 196 #define CFG_FLASH_CFI_AMD_RESET 1       /* Use AMD (Spansion) reset cmd */
 197
 198 #define CFG_FLASH_BANKS_LIST    {CFG_FLASH_BASE}
 199 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 200 #define CFG_MAX_FLASH_SECT      512     /* max number of sectors on one chip    */
 201
 202 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 203 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 204
 205 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
 206 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 207
 208 #ifdef CFG_ENV_IS_IN_FLASH
 209 #define CFG_ENV_SECT_SIZE       0x20000         /* size of one complete sector  */
 210 #define CFG_ENV_ADDR            (CFG_MONITOR_BASE - CFG_ENV_SECT_SIZE)
 211 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 212
 213 /* Address and size of Redundant Environment Sector     */
 214 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR - CFG_ENV_SECT_SIZE)
 215 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 216 #endif /* CFG_ENV_IS_IN_FLASH */
 217
 218 /*-----------------------------------------------------------------------
 219  * NAND-FLASH related
 220  *----------------------------------------------------------------------*/
 221 #define CFG_MAX_NAND_DEVICE     1
 222 #define NAND_MAX_CHIPS          1
 223 #define CFG_NAND_BASE           (CFG_NAND_ADDR + CFG_NAND_CS)
 224 #define CFG_NAND_SELECT_DEVICE  1       /* nand driver supports mutipl. chips   */
 225
 226 /*------------------------------------------------------------------------------
 227  * DDR SDRAM
 228  *----------------------------------------------------------------------------*/
 229 #if !defined(CONFIG_NAND_U_BOOT)
 230 /*
 231  * NAND booting U-Boot version uses a fixed initialization, since the whole
 232  * I2C SPD DIMM autodetection/calibration doesn't fit into the 4k of boot
 233  * code.
 234  */
 235 #define CONFIG_SPD_EEPROM       1       /* Use SPD EEPROM for setup     */
 236 #define SPD_EEPROM_ADDRESS      {0x50, 0x51}    /* SPD i2c spd addresses*/
 237 #define CONFIG_DDR_ECC          1       /* with ECC support             */
 238 #define CONFIG_DDR_RQDC_FIXED   0x80000038 /* fixed value for RQDC      */
 239 #endif
 240 #define CFG_MBYTES_SDRAM        512     /* 512MB                        */
 241
 242 /*-----------------------------------------------------------------------
 243  * I2C
 244  *----------------------------------------------------------------------*/
 245 #define CONFIG_HARD_I2C         1           /* I2C with hardware support        */
 246 #undef  CONFIG_SOFT_I2C                     /* I2C bit-banged           */
 247 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 248 #define CFG_I2C_SLAVE           0x7F
 249
 250 #define CFG_I2C_MULTI_EEPROMS
 251 #define CFG_I2C_EEPROM_ADDR             (0xa8>>1)
 252 #define CFG_I2C_EEPROM_ADDR_LEN         1
 253 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 254 #define CFG_EEPROM_PAGE_WRITE_BITS      3
 255 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10
 256
 257 /* I2C SYSMON (LM75, AD7414 is almost compatible)                       */
 258 #define CONFIG_DTT_LM75         1               /* ON Semi's LM75       */
 259 #define CONFIG_DTT_AD7414       1               /* use AD7414           */
 260 #define CONFIG_DTT_SENSORS      {0}             /* Sensor addresses     */
 261 #define CFG_DTT_MAX_TEMP        70
 262 #define CFG_DTT_LOW_TEMP        -30
 263 #define CFG_DTT_HYSTERESIS      3
 264
 265 /* RTC configuration */
 266 #define CONFIG_RTC_M41T62       1
 267 #define CFG_I2C_RTC_ADDR        0x68
 268
 269 /*-----------------------------------------------------------------------
 270  * Ethernet
 271  *----------------------------------------------------------------------*/
 272 #define CONFIG_IBM_EMAC4_V4     1
 273 #define CONFIG_MII              1       /* MII PHY management           */
 274 #define CONFIG_PHY_ADDR         0       /* PHY address, See schematics  */
 275 #define CONFIG_PHY1_ADDR        1
 276 #define CONFIG_HAS_ETH0
 277 #define CONFIG_HAS_ETH1
 278 /* Only Glacier (460GT) has 4 EMAC interfaces */
 279 #ifdef CONFIG_460GT
 280 #define CONFIG_PHY2_ADDR        2
 281 #define CONFIG_PHY3_ADDR        3
 282 #define CONFIG_HAS_ETH2
 283 #define CONFIG_HAS_ETH3
 284 #endif
 285 #define CONFIG_NET_MULTI        1
 286
 287 #define CONFIG_PHY_RESET        1       /* reset phy upon startup       */
 288 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 289 #define CONFIG_PHY_DYNAMIC_ANEG 1
 290
 291 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 292
 293 /*-----------------------------------------------------------------------
 294  * USB-OHCI
 295  *----------------------------------------------------------------------*/
 296 /* Only Canyonlands (460EX) has USB */
 297 #ifdef CONFIG_460EX
 298 #define CONFIG_USB_OHCI_NEW
 299 #define CONFIG_USB_STORAGE
 300 #undef CFG_OHCI_BE_CONTROLLER           /* 460EX has little endian descriptors  */
 301 #define CFG_OHCI_SWAP_REG_ACCESS        /* 460EX has little endian register     */
 302 #define CFG_OHCI_USE_NPS                /* force NoPowerSwitching mode          */
 303 #define CFG_USB_OHCI_REGS_BASE  (CFG_AHB_BASE | 0xd0000)
 304 #define CFG_USB_OHCI_SLOT_NAME  "ppc440"
 305 #define CFG_USB_OHCI_MAX_ROOT_PORTS 15
 306 #endif
 307
 308 /*-----------------------------------------------------------------------
 309  * Default environment
 310  *----------------------------------------------------------------------*/
 311 #define CONFIG_PREBOOT  "echo;" \
 312         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
 313         "echo"
 314
 315 #undef  CONFIG_BOOTARGS
 316
 317 /* Setup some board specific values for the default environment variables */
 318 #ifdef CONFIG_CANYONLANDS
 319 #define CONFIG_HOSTNAME         canyonlands
 320 #define CFG_BOOTFILE            "bootfile=canyonlands/uImage\0"
 321 #define CFG_DTBFILE             "fdt_file=canyonlands/canyonlands.dtb\0"
 322 #define CFG_ROOTPATH            "rootpath=/opt/eldk/ppc_4xxFP\0"
 323 #else
 324 #define CONFIG_HOSTNAME         glacier
 325 #define CFG_BOOTFILE            "bootfile=glacier/uImage\0"
 326 #define CFG_DTBFILE             "fdt_file=glacier/glacier.dtb\0"
 327 #define CFG_ROOTPATH            "rootpath=/opt/eldk/ppc_4xx\0"
 328 #endif
 329
 330 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 331         CFG_BOOTFILE                                                    \
 332         CFG_DTBFILE                                                     \
 333         CFG_ROOTPATH                                                    \
 334         "netdev=eth0\0"                                                 \
 335         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 336                 "nfsroot=${serverip}:${rootpath}\0"                     \
 337         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 338         "addip=setenv bootargs ${bootargs} "                            \
 339                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 340                 ":${hostname}:${netdev}:off panic=1\0"                  \
 341         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 342         "flash_self=run ramargs addip addtty;"                          \
 343                 "bootm ${kernel_addr} ${ramdisk_addr} ${fdt_addr}\0"    \
 344         "flash_nfs=run nfsargs addip addtty;"                           \
 345                 "bootm ${kernel_addr} - ${fdt_addr}\0"                  \
 346         "net_nfs=tftp ${kernel_addr_r} ${bootfile}; "                   \
 347                 "tftp ${fdt_addr_r} ${fdt_file}; "                      \
 348                 "run nfsargs addip addtty;"                             \
 349                 "bootm ${kernel_addr_r} - ${fdt_addr_r}\0"              \
 350         "kernel_addr_r=400000\0"                                        \
 351         "fdt_addr_r=800000\0"                                           \
 352         "kernel_addr=fc000000\0"                                        \
 353         "fdt_addr=fc1e0000\0"                                           \
 354         "ramdisk_addr=fc200000\0"                                       \
 355         "initrd_high=30000000\0"                                        \
 356         "load=tftp 200000 ${hostname}/u-boot.bin\0"                     \
 357         "update=protect off fffa0000 ffffffff;era fffa0000 ffffffff;"   \
 358                 "cp.b ${fileaddr} fffa0000 ${filesize};"                \
 359                 "setenv filesize;saveenv\0"                             \
 360         "upd=run load update\0"                                         \
 361         "nload=tftp 200000 ${hostname}/u-boot-nand.bin\0"               \
 362         "nupdate=nand erase 0 100000;nand write 200000 0 100000;"       \
 363                 "setenv filesize;saveenv\0"                             \
 364         "nupd=run nload nupdate\0"                                      \
 365         "pciconfighost=1\0"                                             \
 366         "pcie_mode=RP:RP\0"                                             \
 367         ""
 368 #define CONFIG_BOOTCOMMAND      "run flash_self"
 369
 370 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 371
 372 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 373 #define CFG_LOADS_BAUD_CHANGE           /* allow baudrate change        */
 374
 375 /*
 376  * BOOTP options
 377  */
 378 #define CONFIG_BOOTP_BOOTFILESIZE
 379 #define CONFIG_BOOTP_BOOTPATH
 380 #define CONFIG_BOOTP_GATEWAY
 381 #define CONFIG_BOOTP_HOSTNAME
 382 #define CONFIG_BOOTP_SUBNETMASK
 383
 384 /*
 385  * Command line configuration.
 386  */
 387 #include <config_cmd_default.h>
 388
 389 #define CONFIG_CMD_ASKENV
 390 #define CONFIG_CMD_DATE
 391 #define CONFIG_CMD_DHCP
 392 #define CONFIG_CMD_DTT
 393 #define CONFIG_CMD_DIAG
 394 #define CONFIG_CMD_EEPROM
 395 #define CONFIG_CMD_ELF
 396 #define CONFIG_CMD_I2C
 397 #define CONFIG_CMD_IRQ
 398 #define CONFIG_CMD_MII
 399 #define CONFIG_CMD_NAND
 400 #define CONFIG_CMD_NET
 401 #define CONFIG_CMD_NFS
 402 #define CONFIG_CMD_PCI
 403 #define CONFIG_CMD_PING
 404 #define CONFIG_CMD_REGINFO
 405 #define CONFIG_CMD_SDRAM
 406 #ifdef CONFIG_460EX
 407 #define CONFIG_CMD_EXT2
 408 #define CONFIG_CMD_FAT
 409 #define CONFIG_CMD_USB
 410 #endif
 411
 412 /* Partitions */
 413 #define CONFIG_MAC_PARTITION
 414 #define CONFIG_DOS_PARTITION
 415 #define CONFIG_ISO_PARTITION
 416
 417 /*-----------------------------------------------------------------------
 418  * Miscellaneous configurable options
 419  *----------------------------------------------------------------------*/
 420 #define CFG_LONGHELP                    /* undef to save memory         */
 421 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 422 #if defined(CONFIG_CMD_KGDB)
 423 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 424 #else
 425 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 426 #endif
 427 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 428 #define CFG_MAXARGS             16      /* max number of command args   */
 429 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size */
 430
 431 #define CFG_MEMTEST_START       0x0400000 /* memtest works on           */
 432 #define CFG_MEMTEST_END         0x0C00000 /* 4 ... 12 MB in DRAM        */
 433
 434 #define CFG_LOAD_ADDR           0x100000  /* default load address       */
 435 #define CFG_EXTBDINFO           1       /* To use extended board_into (bd_t) */
 436
 437 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 438
 439 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 440 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
 441 #define CONFIG_LOOPW            1       /* enable loopw command         */
 442 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 443 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 444 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 445 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
 446
 447 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
 448 #ifdef  CFG_HUSH_PARSER
 449 #define CFG_PROMPT_HUSH_PS2     "> "
 450 #endif
 451
 452 /*-----------------------------------------------------------------------
 453  * PCI stuff
 454  *----------------------------------------------------------------------*/
 455 /* General PCI */
 456 #define CONFIG_PCI                      /* include pci support          */
 457 #define CONFIG_PCI_PNP                  /* do pci plug-and-play   */
 458 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup  */
 459 #define CONFIG_PCI_CONFIG_HOST_BRIDGE
 460
 461 /* Board-specific PCI */
 462 #define CFG_PCI_TARGET_INIT             /* let board init pci target    */
 463 #undef  CFG_PCI_MASTER_INIT
 464
 465 #define CFG_PCI_SUBSYS_VENDORID 0x1014  /* IBM                          */
 466 #define CFG_PCI_SUBSYS_DEVICEID 0xcafe  /* Whatever                     */
 467
 468 /*
 469  * For booting Linux, the board info and command line data
 470  * have to be in the first 8 MB of memory, since this is
 471  * the maximum mapped by the Linux kernel during initialization.
 472  */
 473 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 474
 475 /*
 476  * Internal Definitions
 477  */
 478 #if defined(CONFIG_CMD_KGDB)
 479 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 480 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 481 #endif
 482
 483 /*-----------------------------------------------------------------------
 484  * External Bus Controller (EBC) Setup
 485  *----------------------------------------------------------------------*/
 486
 487 /*
 488  * Canyonlands has 64MBytes of NOR FLASH (Spansion 29GL512), but the
 489  * boot EBC mapping only supports a maximum of 16MBytes
 490  * (4.ff00.0000 - 4.ffff.ffff).
 491  * To solve this problem, the FLASH has to get remapped to another
 492  * EBC address which accepts bigger regions:
 493  *
 494  * 0xfc00.0000 -> 4.cc00.0000
 495  */
 496
 497 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
 498 /* Memory Bank 3 (NOR-FLASH) initialization                                     */
 499 #define CFG_EBC_PB3AP           0x10055e00
 500 #define CFG_EBC_PB3CR           (CFG_BOOT_BASE_ADDR | 0x9a000)
 501
 502 /* Memory Bank 0 (NAND-FLASH) initialization                                            */
 503 #define CFG_EBC_PB0AP           0x018003c0
 504 #define CFG_EBC_PB0CR           (CFG_NAND_ADDR | 0x1E000) /* BAS=NAND,BS=1MB,BU=R/W,BW=32bit*/
 505 #else
 506 /* Memory Bank 0 (NOR-FLASH) initialization                                     */
 507 #define CFG_EBC_PB0AP           0x10055e00
 508 #define CFG_EBC_PB0CR           (CFG_BOOT_BASE_ADDR | 0x9a000)
 509
 510 /* Memory Bank 3 (NAND-FLASH) initialization                                            */
 511 #define CFG_EBC_PB3AP           0x018003c0
 512 #define CFG_EBC_PB3CR           (CFG_NAND_ADDR | 0x1E000) /* BAS=NAND,BS=1MB,BU=R/W,BW=32bit*/
 513 #endif
 514
 515 /* Memory Bank 2 (CPLD) initialization                                          */
 516 #define CFG_EBC_PB2AP           0x00804240
 517 #define CFG_EBC_PB2CR           (CFG_BCSR_BASE | 0x18000) /* BAS=CPLD,BS=1M,BU=RW,BW=32bit */
 518
 519 #define CFG_EBC_CFG             0xB8400000              /*  EBC0_CFG */
 520
 521 /*
 522  * PPC4xx GPIO Configuration
 523  */
 524 #ifdef CONFIG_460EX
 525 /* 460EX: Use USB configuration */
 526 #define CFG_4xx_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 527 {                                                                                       \
 528 /* GPIO Core 0 */                                                                       \
 529 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 GMC1TxD(0)      USB2HostD(0)    */      \
 530 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 GMC1TxD(1)      USB2HostD(1)    */      \
 531 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 GMC1TxD(2)      USB2HostD(2)    */      \
 532 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 GMC1TxD(3)      USB2HostD(3)    */      \
 533 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 GMC1TxD(4)      USB2HostD(4)    */      \
 534 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 GMC1TxD(5)      USB2HostD(5)    */      \
 535 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 GMC1TxD(6)      USB2HostD(6)    */      \
 536 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 GMC1TxD(7)      USB2HostD(7)    */      \
 537 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 GMC1RxD(0)      USB2OTGD(0)     */      \
 538 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 GMC1RxD(1)      USB2OTGD(1)     */      \
 539 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 GMC1RxD(2)     USB2OTGD(2)     */      \
 540 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO11 GMC1RxD(3)     USB2OTGD(3)     */      \
 541 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO12 GMC1RxD(4)     USB2OTGD(4)     */      \
 542 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO13 GMC1RxD(5)     USB2OTGD(5)     */      \
 543 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO14 GMC1RxD(6)     USB2OTGD(6)     */      \
 544 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO15 GMC1RxD(7)     USB2OTGD(7)     */      \
 545 {GPIO0_BASE, GPIO_IN , GPIO_SEL,  GPIO_OUT_0}, /* GPIO16 GMC1TxER       USB2HostStop    */      \
 546 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMC1CD         USB2HostNext    */      \
 547 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMC1RxER       USB2HostDir     */      \
 548 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO19 GMC1TxEN       USB2OTGStop     */      \
 549 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 GMC1CRS        USB2OTGNext     */      \
 550 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 GMC1RxDV       USB2OTGDir      */      \
 551 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO22 NFRDY                          */      \
 552 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 NFREN                          */      \
 553 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 NFWEN                          */      \
 554 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 NFCLE                          */      \
 555 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO26 NFALE                          */      \
 556 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO27 IRQ(0)                         */      \
 557 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO28 IRQ(1)                         */      \
 558 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO29 IRQ(2)                         */      \
 559 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO30 PerPar0        DMAReq2         IRQ(7)*/ \
 560 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO31 PerPar1        DMAAck2         IRQ(8)*/ \
 561 },                                                                                      \
 562 {                                                                                       \
 563 /* GPIO Core 1 */                                                                       \
 564 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO32 PerPar2        EOT2/TC2        IRQ(9)*/ \
 565 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO33 PerPar3        DMAReq3         IRQ(4)*/ \
 566 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_1}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 567 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 568 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N DMAAck3       UART3_SIN*/ \
 569 {GPIO1_BASE, GPIO_BI , GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EOT3/TC3        UART3_SOUT*/ \
 570 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_1}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 571 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 572 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 IRQ(3)                         */      \
 573 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 CS(1)                          */      \
 574 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 CS(2)                          */      \
 575 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 CS(3)          DMAReq1         IRQ(10)*/ \
 576 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO44 CS(4)          DMAAck1         IRQ(11)*/ \
 577 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO45 CS(5)          EOT/TC1         IRQ(12)*/ \
 578 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 PerAddr(5)     DMAReq0         IRQ(13)*/ \
 579 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 PerAddr(6)     DMAAck0         IRQ(14)*/ \
 580 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 PerAddr(7)     EOT/TC0         IRQ(15)*/ \
 581 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 582 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 583 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 584 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 585 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 586 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 587 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 588 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 589 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 590 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 591 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 592 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 593 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 594 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 595 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 596 }                                                                                       \
 597 }
 598 #else
 599 /* 460GT: Use EMAC2+3 configuration */
 600 #define CFG_4xx_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 601 {                                                                                       \
 602 /* GPIO Core 0 */                                                                       \
 603 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 GMC1TxD(0)      USB2HostD(0)    */      \
 604 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 GMC1TxD(1)      USB2HostD(1)    */      \
 605 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 GMC1TxD(2)      USB2HostD(2)    */      \
 606 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 GMC1TxD(3)      USB2HostD(3)    */      \
 607 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 GMC1TxD(4)      USB2HostD(4)    */      \
 608 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 GMC1TxD(5)      USB2HostD(5)    */      \
 609 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 GMC1TxD(6)      USB2HostD(6)    */      \
 610 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 GMC1TxD(7)      USB2HostD(7)    */      \
 611 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 GMC1RxD(0)      USB2OTGD(0)     */      \
 612 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 GMC1RxD(1)      USB2OTGD(1)     */      \
 613 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 GMC1RxD(2)     USB2OTGD(2)     */      \
 614 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO11 GMC1RxD(3)     USB2OTGD(3)     */      \
 615 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO12 GMC1RxD(4)     USB2OTGD(4)     */      \
 616 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO13 GMC1RxD(5)     USB2OTGD(5)     */      \
 617 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO14 GMC1RxD(6)     USB2OTGD(6)     */      \
 618 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO15 GMC1RxD(7)     USB2OTGD(7)     */      \
 619 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO16 GMC1TxER       USB2HostStop    */      \
 620 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMC1CD         USB2HostNext    */      \
 621 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMC1RxER       USB2HostDir     */      \
 622 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO19 GMC1TxEN       USB2OTGStop     */      \
 623 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 GMC1CRS        USB2OTGNext     */      \
 624 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 GMC1RxDV       USB2OTGDir      */      \
 625 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO22 NFRDY                          */      \
 626 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 NFREN                          */      \
 627 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 NFWEN                          */      \
 628 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 NFCLE                          */      \
 629 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO26 NFALE                          */      \
 630 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO27 IRQ(0)                         */      \
 631 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO28 IRQ(1)                         */      \
 632 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO29 IRQ(2)                         */      \
 633 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO30 PerPar0        DMAReq2         IRQ(7)*/ \
 634 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO31 PerPar1        DMAAck2         IRQ(8)*/ \
 635 },                                                                                      \
 636 {                                                                                       \
 637 /* GPIO Core 1 */                                                                       \
 638 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO32 PerPar2        EOT2/TC2        IRQ(9)*/ \
 639 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO33 PerPar3        DMAReq3         IRQ(4)*/ \
 640 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_1}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 641 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 642 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N DMAAck3       UART3_SIN*/ \
 643 {GPIO1_BASE, GPIO_BI , GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EOT3/TC3        UART3_SOUT*/ \
 644 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_1}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 645 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 646 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 IRQ(3)                         */      \
 647 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 CS(1)                          */      \
 648 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 CS(2)                          */      \
 649 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 CS(3)          DMAReq1         IRQ(10)*/ \
 650 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO44 CS(4)          DMAAck1         IRQ(11)*/ \
 651 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO45 CS(5)          EOT/TC1         IRQ(12)*/ \
 652 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 PerAddr(5)     DMAReq0         IRQ(13)*/ \
 653 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 PerAddr(6)     DMAAck0         IRQ(14)*/ \
 654 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 PerAddr(7)     EOT/TC0         IRQ(15)*/ \
 655 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 656 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 657 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 658 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 659 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 660 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 661 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 662 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 663 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 664 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 665 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 666 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 667 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 668 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 669 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 670 }                                                                                       \
 671 }
 672 #endif
 673
 674 /* pass open firmware flat tree */
 675 #define CONFIG_OF_LIBFDT        1
 676 #define CONFIG_OF_BOARD_SETUP   1
 677
 678 #endif  /* __CONFIG_H */