powerpc: ppc4xx: remove redundant CONFIG_4xx definition
[platform/kernel/u-boot.git] / include / configs / acadia.h
1 /*
2  * (C) Copyright 2007
3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /************************************************************************
9  * acadia.h - configuration for AMCC Acadia (405EZ)
10  ***********************************************************************/
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*-----------------------------------------------------------------------
16  * High Level Configuration Options
17  *----------------------------------------------------------------------*/
18 #define CONFIG_ACADIA           1               /* Board is Acadia      */
19 #define CONFIG_405EZ            1               /* Specifc 405EZ support*/
20
21 #ifndef CONFIG_SYS_TEXT_BASE
22 #define CONFIG_SYS_TEXT_BASE    0xFFF80000
23 #endif
24
25 /*
26  * Include common defines/options for all AMCC eval boards
27  */
28 #define CONFIG_HOSTNAME         acadia
29 #include "amcc-common.h"
30
31 /* Detect Acadia PLL input clock automatically via CPLD bit             */
32 #define CONFIG_SYS_CLK_FREQ    ((in8(CONFIG_SYS_CPLD_BASE + 0) == 0x0c) ? \
33                                 66666666 : 33333000)
34
35 #define CONFIG_BOARD_EARLY_INIT_F 1             /* Call board_early_init_f */
36 #define CONFIG_MISC_INIT_F      1               /* Call misc_init_f     */
37
38 #define CONFIG_NO_SERIAL_EEPROM
39 /*#undef CONFIG_NO_SERIAL_EEPROM*/
40
41 #ifdef CONFIG_NO_SERIAL_EEPROM
42 /*----------------------------------------------------------------------------
43  * PLL settings for 266MHz CPU, 133MHz PLB/SDRAM, 66MHz EBC, 33MHz PCI,
44  * assuming a 66MHz input clock to the 405EZ.
45  *---------------------------------------------------------------------------*/
46 /* #define PLLMR0_100_100_12 */
47 #define PLLMR0_200_133_66
48 /* #define PLLMR0_266_160_80 */
49 /* #define PLLMR0_333_166_83 */
50 #endif
51
52 /*-----------------------------------------------------------------------
53  * Base addresses -- Note these are effective addresses where the
54  * actual resources get mapped (not physical addresses)
55  *----------------------------------------------------------------------*/
56 #define CONFIG_SYS_FLASH_BASE           0xfe000000
57 #define CONFIG_SYS_CPLD_BASE            0x80000000
58 #define CONFIG_SYS_NAND_ADDR            0xd0000000
59 #define CONFIG_SYS_USB_HOST             0xef603000      /* USB OHCI 1.1 controller      */
60
61 /*-----------------------------------------------------------------------
62  * Initial RAM & stack pointer
63  *----------------------------------------------------------------------*/
64 #define CONFIG_SYS_TEMP_STACK_OCM       1               /* OCM as init ram      */
65
66 /* On Chip Memory location */
67 #define CONFIG_SYS_OCM_DATA_ADDR        0xf8000000
68 #define CONFIG_SYS_OCM_DATA_SIZE        0x4000                  /* 16K of onchip SRAM           */
69 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR        /* inside of SRAM               */
70 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE        /* Size of used area in RAM     */
71
72 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
73 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
74
75 /*-----------------------------------------------------------------------
76  * Serial Port
77  *----------------------------------------------------------------------*/
78 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
79 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK                     /* external serial clock */
80 #define CONFIG_SYS_BASE_BAUD            691200
81
82 /*-----------------------------------------------------------------------
83  * Environment
84  *----------------------------------------------------------------------*/
85 #if !defined(CONFIG_NAND_U_BOOT) && !defined(CONFIG_NAND_SPL)
86 #define CONFIG_ENV_IS_IN_FLASH     1    /* use FLASH for environment vars       */
87 #else
88 #define CONFIG_ENV_IS_IN_NAND   1       /* use NAND for environment vars        */
89 #define CONFIG_ENV_IS_EMBEDDED  1       /* use embedded environment */
90 #endif
91
92 /*-----------------------------------------------------------------------
93  * FLASH related
94  *----------------------------------------------------------------------*/
95 #if !defined(CONFIG_NAND_U_BOOT) && !defined(CONFIG_NAND_SPL)
96 #define CONFIG_SYS_FLASH_CFI                    /* The flash is CFI compatible  */
97 #define CONFIG_FLASH_CFI_DRIVER         /* Use common CFI driver        */
98
99 #define CONFIG_SYS_FLASH_BANKS_LIST    {CONFIG_SYS_FLASH_BASE}
100 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
101 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* max number of sectors on one chip    */
102
103 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
104 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
105
106 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE 1     /* use buffered writes (20x faster)     */
107 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
108
109 #else
110 /*
111  * No NOR-flash on Acadia when NAND-booting. We need to undef the
112  * NOR device-tree fixup code as well, since flash_info is not defined
113  * in this case.
114  */
115 #define CONFIG_SYS_NO_FLASH             1
116 #undef CONFIG_FDT_FIXUP_NOR_FLASH_SIZE
117 #endif
118
119 #ifdef CONFIG_ENV_IS_IN_FLASH
120 #define CONFIG_ENV_SECT_SIZE    0x40000 /* size of one complete sector  */
121 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE-CONFIG_ENV_SECT_SIZE)
122 #define CONFIG_ENV_SIZE         0x4000  /* Total Size of Environment Sector     */
123
124 /* Address and size of Redundant Environment Sector     */
125 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_ENV_ADDR-CONFIG_ENV_SECT_SIZE)
126 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
127 #endif
128
129 /*
130  * IPL (Initial Program Loader, integrated inside CPU)
131  * Will load first 4k from NAND (SPL) into cache and execute it from there.
132  *
133  * SPL (Secondary Program Loader)
134  * Will load special U-Boot version (NUB) from NAND and execute it. This SPL
135  * has to fit into 4kByte. It sets up the CPU and configures the SDRAM
136  * controller and the NAND controller so that the special U-Boot image can be
137  * loaded from NAND to SDRAM.
138  *
139  * NUB (NAND U-Boot)
140  * This NAND U-Boot (NUB) is a special U-Boot version which can be started
141  * from RAM. Therefore it mustn't (re-)configure the SDRAM controller.
142  *
143  * On 440EPx the SPL is copied to SDRAM before the NAND controller is
144  * set up. While still running from cache, I experienced problems accessing
145  * the NAND controller. sr - 2006-08-25
146  */
147 #define CONFIG_SYS_NAND_BOOT_SPL_SRC    0xfffff000      /* SPL location                 */
148 #define CONFIG_SYS_NAND_BOOT_SPL_SIZE   (4 << 10)       /* SPL size                     */
149 #define CONFIG_SYS_NAND_BOOT_SPL_DST    (CONFIG_SYS_OCM_DATA_ADDR + (16 << 10)) /* Copy SPL here*/
150 #define CONFIG_SYS_NAND_U_BOOT_DST      0x01000000      /* Load NUB to this addr        */
151 #define CONFIG_SYS_NAND_U_BOOT_START    CONFIG_SYS_NAND_U_BOOT_DST /* Start NUB from this addr  */
152 #define CONFIG_SYS_NAND_BOOT_SPL_DELTA  (CONFIG_SYS_NAND_BOOT_SPL_SRC - CONFIG_SYS_NAND_BOOT_SPL_DST)
153
154 /*
155  * Define the partitioning of the NAND chip (only RAM U-Boot is needed here)
156  */
157 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (16 << 10)      /* Offset to RAM U-Boot image   */
158 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (384 << 10)     /* Size of RAM U-Boot image     */
159
160 /*
161  * Now the NAND chip has to be defined (no autodetection used!)
162  */
163 #define CONFIG_SYS_NAND_PAGE_SIZE       512             /* NAND chip page size          */
164 #define CONFIG_SYS_NAND_BLOCK_SIZE      (16 << 10)      /* NAND chip block size         */
165 #define CONFIG_SYS_NAND_PAGE_COUNT      32              /* NAND chip page count         */
166 #define CONFIG_SYS_NAND_BAD_BLOCK_POS   5               /* Location of bad block marker */
167 #undef CONFIG_SYS_NAND_4_ADDR_CYCLE                     /* No fourth addr used (<=32MB) */
168
169 #define CONFIG_SYS_NAND_ECCSIZE 256
170 #define CONFIG_SYS_NAND_ECCBYTES        3
171 #define CONFIG_SYS_NAND_OOBSIZE 16
172 #define CONFIG_SYS_NAND_ECCPOS          {0, 1, 2, 3, 6, 7}
173
174 #ifdef CONFIG_ENV_IS_IN_NAND
175 /*
176  * For NAND booting the environment is embedded in the U-Boot image. Please take
177  * look at the file board/amcc/sequoia/u-boot-nand.lds for details.
178  */
179 #define CONFIG_ENV_SIZE         CONFIG_SYS_NAND_BLOCK_SIZE
180 #define CONFIG_ENV_OFFSET               (CONFIG_SYS_NAND_U_BOOT_OFFS + CONFIG_ENV_SIZE)
181 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET + CONFIG_ENV_SIZE)
182 #endif
183
184 /*-----------------------------------------------------------------------
185  * RAM (CRAM)
186  *----------------------------------------------------------------------*/
187 #define CONFIG_SYS_MBYTES_RAM           64              /* 64MB                 */
188
189 /*-----------------------------------------------------------------------
190  * I2C
191  *----------------------------------------------------------------------*/
192 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
193
194 #define CONFIG_SYS_I2C_MULTI_EEPROMS
195 #define CONFIG_SYS_I2C_EEPROM_ADDR      (0xa8>>1)
196 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
197 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 3
198 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS 10
199
200 /* I2C SYSMON (LM75, AD7414 is almost compatible)                       */
201 #define CONFIG_DTT_LM75         1               /* ON Semi's LM75       */
202 #define CONFIG_DTT_AD7414       1               /* use AD7414           */
203 #define CONFIG_DTT_SENSORS      {0}             /* Sensor addresses     */
204 #define CONFIG_SYS_DTT_MAX_TEMP 70
205 #define CONFIG_SYS_DTT_LOW_TEMP -30
206 #define CONFIG_SYS_DTT_HYSTERESIS       3
207
208 /*-----------------------------------------------------------------------
209  * Ethernet
210  *----------------------------------------------------------------------*/
211 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
212 #define CONFIG_HAS_ETH0         1
213
214 /*
215  * Default environment variables
216  */
217 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
218         CONFIG_AMCC_DEF_ENV                                             \
219         CONFIG_AMCC_DEF_ENV_POWERPC                                     \
220         CONFIG_AMCC_DEF_ENV_PPC_OLD                                     \
221         CONFIG_AMCC_DEF_ENV_NOR_UPD                                     \
222         CONFIG_AMCC_DEF_ENV_NAND_UPD                                    \
223         "kernel_addr=fff10000\0"                                        \
224         "ramdisk_addr=fff20000\0"                                       \
225         "kozio=bootm ffc60000\0"                                        \
226         ""
227
228 #define CONFIG_USB_OHCI
229 #define CONFIG_USB_STORAGE
230
231 /* Partitions */
232 #define CONFIG_MAC_PARTITION
233 #define CONFIG_DOS_PARTITION
234 #define CONFIG_ISO_PARTITION
235
236 #define CONFIG_SUPPORT_VFAT
237
238 /*
239  * Commands additional to the ones defined in amcc-common.h
240  */
241 #define CONFIG_CMD_DTT
242 #define CONFIG_CMD_NAND
243 #define CONFIG_CMD_USB
244
245 /*
246  * No NOR on Acadia when NAND-booting
247  */
248 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
249 #undef CONFIG_CMD_FLASH
250 #undef CONFIG_CMD_IMLS
251 #endif
252
253 /*-----------------------------------------------------------------------
254  * NAND FLASH
255  *----------------------------------------------------------------------*/
256 #define CONFIG_SYS_MAX_NAND_DEVICE      1
257 #define CONFIG_SYS_NAND_BASE            (CONFIG_SYS_NAND_ADDR + CONFIG_SYS_NAND_CS)
258 #define CONFIG_SYS_NAND_SELECT_DEVICE  1        /* nand driver supports mutipl. chips   */
259
260 /*-----------------------------------------------------------------------
261  * External Bus Controller (EBC) Setup
262  *----------------------------------------------------------------------*/
263 #if !defined(CONFIG_NAND_U_BOOT) && !defined(CONFIG_NAND_SPL)
264 #define CONFIG_SYS_NAND_CS              3
265 /* Memory Bank 0 (Flash) initialization                                         */
266 #define CONFIG_SYS_EBC_PB0AP            0x03337200
267 #define CONFIG_SYS_EBC_PB0CR            0xfe0bc000
268
269 /* Memory Bank 3 (NAND-FLASH) initialization                                    */
270 #define CONFIG_SYS_EBC_PB3AP            0x018003c0
271 #define CONFIG_SYS_EBC_PB3CR            (CONFIG_SYS_NAND_ADDR | 0x1c000)
272
273 /* Just initial configuration for CRAM. Will be changed in memory.c to sync mode*/
274 /* Memory Bank 1 (CRAM) initialization                                          */
275 #define CONFIG_SYS_EBC_PB1AP            0x030400c0
276 #define CONFIG_SYS_EBC_PB1CR            0x000bc000
277
278 /* Memory Bank 2 (CRAM) initialization                                          */
279 #define CONFIG_SYS_EBC_PB2AP            0x030400c0
280 #define CONFIG_SYS_EBC_PB2CR            0x020bc000
281 #else
282 #define CONFIG_SYS_NAND_CS              0               /* NAND chip connected to CSx   */
283 /* Memory Bank 0 (NAND-FLASH) initialization                                    */
284 #define CONFIG_SYS_EBC_PB0AP            0x018003c0
285 #define CONFIG_SYS_EBC_PB0CR            (CONFIG_SYS_NAND_ADDR | 0x1c000)
286
287 /*
288  * When NAND-booting the CRAM EBC setup must be done in sync mode, since the
289  * NAND-SPL already initialized the CRAM and EBC to sync mode.
290  */
291 /* Memory Bank 1 (CRAM) initialization                                          */
292 #define CONFIG_SYS_EBC_PB1AP            0x9C0201C0
293 #define CONFIG_SYS_EBC_PB1CR            0x000bc000
294
295 /* Memory Bank 2 (CRAM) initialization                                          */
296 #define CONFIG_SYS_EBC_PB2AP            0x9C0201C0
297 #define CONFIG_SYS_EBC_PB2CR            0x020bc000
298 #endif
299
300 /* Memory Bank 4 (CPLD) initialization                                          */
301 #define CONFIG_SYS_EBC_PB4AP            0x04006000
302 #define CONFIG_SYS_EBC_PB4CR            (CONFIG_SYS_CPLD_BASE | 0x18000)
303
304 #define CONFIG_SYS_EBC_CFG              0xf8400000
305
306 /*-----------------------------------------------------------------------
307  * GPIO Setup
308  *----------------------------------------------------------------------*/
309 #define CONFIG_SYS_GPIO_CRAM_CLK        8
310 #define CONFIG_SYS_GPIO_CRAM_WAIT       9               /* GPIO-In              */
311 #define CONFIG_SYS_GPIO_CRAM_ADV        10
312 #define CONFIG_SYS_GPIO_CRAM_CRE        (32 + 21)       /* GPIO-Out             */
313
314 /*-----------------------------------------------------------------------
315  * Definitions for GPIO_0 setup (PPC405EZ specific)
316  *
317  * GPIO0[0-2]   - External Bus Controller CS_4 - CS_6 Outputs
318  * GPIO0[3]     - NAND FLASH Controller CE3 (NFCE3) Output
319  * GPIO0[4]     - External Bus Controller Hold Input
320  * GPIO0[5]     - External Bus Controller Priority Input
321  * GPIO0[6]     - External Bus Controller HLDA Output
322  * GPIO0[7]     - External Bus Controller Bus Request Output
323  * GPIO0[8]     - CRAM Clk Output
324  * GPIO0[9]     - External Bus Controller Ready Input
325  * GPIO0[10]    - CRAM Adv Output
326  * GPIO0[11-24] - NAND Flash Control Data -> Bypasses GPIO when enabled
327  * GPIO0[25]    - External DMA Request Input
328  * GPIO0[26]    - External DMA EOT I/O
329  * GPIO0[25]    - External DMA Ack_n Output
330  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
331  * GPIO0[28-30] - Trace Outputs / PWM Inputs
332  * GPIO0[31]    - PWM_8 I/O
333  */
334 #define CONFIG_SYS_GPIO0_TCR            0xC0A00000
335 #define CONFIG_SYS_GPIO0_OSRL           0x50004400
336 #define CONFIG_SYS_GPIO0_OSRH           0x02000055
337 #define CONFIG_SYS_GPIO0_ISR1L          0x00001000
338 #define CONFIG_SYS_GPIO0_ISR1H          0x00000055
339 #define CONFIG_SYS_GPIO0_TSRL           0x02000000
340 #define CONFIG_SYS_GPIO0_TSRH           0x00000055
341
342 /*-----------------------------------------------------------------------
343  * Definitions for GPIO_1 setup (PPC405EZ specific)
344  *
345  * GPIO1[0-6]   - PWM_9 to PWM_15 I/O
346  * GPIO1[7]     - PWM_DIV_CLK (Out) / IRQ4 Input
347  * GPIO1[8]     - TS5 Output / DAC_IP_TRIG Input
348  * GPIO1[9]     - TS6 Output / ADC_IP_TRIG Input
349  * GPIO1[10-12] - UART0 Control Inputs
350  * GPIO1[13]    - UART0_DTR_N Output/IEEE_1588_TS Output/TMRCLK Input
351  * GPIO1[14]    - UART0_RTS_N Output/SPI_SS_2_N Output
352  * GPIO1[15]    - SPI_SS_3_N Output/UART0_RI_N Input
353  * GPIO1[16]    - SPI_SS_1_N Output
354  * GPIO1[17-20] - Trace Output/External Interrupts IRQ0 - IRQ3 inputs
355  */
356 #define CONFIG_SYS_GPIO1_TCR            0xFFFF8414
357 #define CONFIG_SYS_GPIO1_OSRL           0x40000110
358 #define CONFIG_SYS_GPIO1_OSRH           0x55455555
359 #define CONFIG_SYS_GPIO1_ISR1L          0x15555445
360 #define CONFIG_SYS_GPIO1_ISR1H          0x00000000
361 #define CONFIG_SYS_GPIO1_TSRL           0x00000000
362 #define CONFIG_SYS_GPIO1_TSRH           0x00000000
363
364 #endif  /* __CONFIG_H */