4eb5fe1c61f7850b3c3a37a99c136d7a4841a6e3
[platform/kernel/u-boot.git] / include / configs / PLU405.h
1 /*
2  * (C) Copyright 2001-2003
3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /*
9  * board/config.h - configuration options, board specific
10  */
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*
16  * High Level Configuration Options
17  * (easy to change)
18  */
19
20 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
21 #define CONFIG_PLU405           1       /* ...on a PLU405 board         */
22
23 #define CONFIG_SYS_TEXT_BASE    0xFFF80000
24 #define CONFIG_DISPLAY_BOARDINFO
25
26 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
27 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
28
29 #define CONFIG_SYS_CLK_FREQ     33333400 /* external frequency to pll   */
30
31 #define CONFIG_BAUDRATE         9600
32
33 #undef  CONFIG_BOOTARGS
34 #undef  CONFIG_BOOTCOMMAND
35
36 #define CONFIG_PREBOOT                  /* enable preboot variable      */
37
38 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
39
40 #undef  CONFIG_HAS_ETH1
41
42 #define CONFIG_PPC4xx_EMAC
43 #define CONFIG_MII              1       /* MII PHY management           */
44 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
45 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
46 #define CONFIG_RESET_PHY_R      1       /* use reset_phy()              */
47
48 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ /* 66 MHz OPB clock*/
49
50
51 /*
52  * BOOTP options
53  */
54 #define CONFIG_BOOTP_BOOTFILESIZE
55 #define CONFIG_BOOTP_BOOTPATH
56 #define CONFIG_BOOTP_GATEWAY
57 #define CONFIG_BOOTP_HOSTNAME
58
59
60 /*
61  * Command line configuration.
62  */
63 #define CONFIG_CMD_DHCP
64 #define CONFIG_CMD_PCI
65 #define CONFIG_CMD_IRQ
66 #define CONFIG_CMD_IDE
67 #define CONFIG_CMD_FAT
68 #define CONFIG_CMD_NAND
69 #define CONFIG_CMD_DATE
70 #define CONFIG_CMD_I2C
71 #define CONFIG_CMD_MII
72 #define CONFIG_CMD_PING
73 #define CONFIG_CMD_EEPROM
74 #define CONFIG_CMD_USB
75
76 #define CONFIG_OF_LIBFDT
77 #define CONFIG_OF_BOARD_SETUP
78
79 #define CONFIG_MAC_PARTITION
80 #define CONFIG_DOS_PARTITION
81
82 #define CONFIG_SUPPORT_VFAT
83
84 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
85
86 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
87 #define CONFIG_SYS_RTC_REG_BASE_ADDR     0xF0000500 /* RTC Base Address         */
88
89 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
90
91 /*
92  * Miscellaneous configurable options
93  */
94 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
95
96 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
97
98 #if defined(CONFIG_CMD_KGDB)
99 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
100 #else
101 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
102 #endif
103 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
104 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
105 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
106
107 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
108
109 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
110
111 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
112
113 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
114 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
115
116 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
117 #define CONFIG_SYS_NS16550_SERIAL
118 #define CONFIG_SYS_NS16550_REG_SIZE     1
119 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
120
121 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK            /* no external serial clock used */
122 #define CONFIG_SYS_BASE_BAUD        691200
123
124 /* The following table includes the supported baudrates */
125 #define CONFIG_SYS_BAUDRATE_TABLE       \
126         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
127          57600, 115200, 230400, 460800, 921600 }
128
129 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
130 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
131
132 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
133 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
134 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
135
136 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
137
138 #define CONFIG_SYS_RX_ETH_BUFFER        16      /* use 16 rx buffer on 405 emac */
139
140 /*
141  * NAND-FLASH stuff
142  */
143 #define CONFIG_SYS_NAND_BASE_LIST       {CONFIG_SYS_NAND_BASE}
144 #define CONFIG_SYS_MAX_NAND_DEVICE      1         /* Max number of NAND devices */
145 #define NAND_BIG_DELAY_US       25
146
147 #define CONFIG_SYS_NAND_CE             (0x80000000 >> 1)   /* our CE is GPIO1  */
148 #define CONFIG_SYS_NAND_RDY            (0x80000000 >> 4)   /* our RDY is GPIO4 */
149 #define CONFIG_SYS_NAND_CLE            (0x80000000 >> 2)   /* our CLE is GPIO2 */
150 #define CONFIG_SYS_NAND_ALE            (0x80000000 >> 3)   /* our ALE is GPIO3 */
151
152 #define CONFIG_SYS_NAND_SKIP_BAD_DOT_I 1       /* ".i" read skips bad blocks   */
153 #define CONFIG_SYS_NAND_QUIET          1
154
155 /*
156  * PCI stuff
157  */
158 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
159 #define PCI_HOST_FORCE  1               /* configure as pci host        */
160 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
161
162 #define CONFIG_PCI                      /* include pci support          */
163 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
164 #define CONFIG_PCI_HOST PCI_HOST_FORCE  /* select pci host function     */
165 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
166                                         /* resource configuration       */
167
168 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
169
170 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
171
172 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
173 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
174 #define CONFIG_SYS_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
175 #define CONFIG_SYS_PCI_PTM1LA  0x00000000      /* point to sdram               */
176 #define CONFIG_SYS_PCI_PTM1MS  0xf8000001      /* 128MB, enable hard-wired to 1 */
177 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
178 #define CONFIG_SYS_PCI_PTM2LA  0xffc00000      /* point to flash               */
179 #define CONFIG_SYS_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
180 #define CONFIG_SYS_PCI_PTM2PCI 0x08000000      /* Host: use this pci address   */
181
182 /*
183  * IDE/ATA stuff
184  */
185 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
186 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
187 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
188
189 #define CONFIG_SYS_IDE_MAXBUS           1               /* max. 1 IDE busses    */
190 /* max. 1 drives per IDE bus */
191 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*1)
192
193 #define CONFIG_SYS_ATA_BASE_ADDR        0xF0100000
194 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
195
196 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O */
197 #define CONFIG_SYS_ATA_REG_OFFSET       0x0000  /* Offset for normal register access */
198 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0000  /* Offset for alternate registers */
199
200 /*
201  * For booting Linux, the board info and command line data
202  * have to be in the first 8 MB of memory, since this is
203  * the maximum mapped by the Linux kernel during initialization.
204  */
205 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20) /* Initial Memory map for Linux */
206
207 /*
208  * FLASH organization
209  */
210 #define FLASH_BASE0_PRELIM      0xFFC00000 /* FLASH bank #0 */
211
212 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks */
213 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip */
214
215 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms) */
216 #define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms) */
217
218 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width) */
219 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st addr for flash config cycles */
220 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd addr for flash config cycles */
221 /*
222  * The following defines are added for buggy IOP480 byte interface.
223  * All other boards should use the standard values (CPCI405 etc.)
224  */
225 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard */
226 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard */
227 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard */
228
229 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector */
230
231 /*
232  * Start addresses for the final memory configuration
233  * (Set up by the startup code)
234  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
235  */
236 #define CONFIG_SYS_SDRAM_BASE           0x00000000
237 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_MONITOR_BASE
238 #define CONFIG_SYS_MONITOR_BASE         CONFIG_SYS_TEXT_BASE
239 #define CONFIG_SYS_MONITOR_LEN          (~(CONFIG_SYS_TEXT_BASE) + 1)
240 #define CONFIG_SYS_MALLOC_LEN           (1024 << 10)
241
242 /*
243  * Environment Variable setup
244  */
245 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
246 #define CONFIG_ENV_OFFSET               0x100   /* reseve 0x100 bytes for strapping */
247 #define CONFIG_ENV_SIZE         0x700
248
249 /*
250  * I2C EEPROM (24WC16) for environment
251  */
252 #define CONFIG_SYS_I2C
253 #define CONFIG_SYS_I2C_PPC4XX
254 #define CONFIG_SYS_I2C_PPC4XX_CH0
255 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
256 #define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
257
258 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM 24WC16 */
259 #define CONFIG_SYS_EEPROM_WREN         1
260
261 /* 24WC16 */
262 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
263 /* mask of address bits that overflow into the "EEPROM chip address"    */
264 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
265 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The 24WC16 has   */
266                                         /* 16 byte page write mode using */
267                                         /* last 4 bits of the address   */
268 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
269
270 /*
271  * External Bus Controller (EBC) Setup
272  */
273 #define CAN0_BA         0xF0000000          /* CAN0 Base Address        */
274 #define CAN1_BA         0xF0000100          /* CAN1 Base Address        */
275 #define DUART0_BA       0xF0000400          /* DUART Base Address       */
276 #define DUART1_BA       0xF0000408          /* DUART Base Address       */
277 #define RTC_BA          0xF0000500          /* RTC Base Address         */
278 #define VGA_BA          0xF1000000          /* Epson VGA Base Address   */
279 #define CONFIG_SYS_NAND_BASE    0xF4000000          /* NAND FLASH Base Address  */
280
281 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization */
282 /* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
283 #define CONFIG_SYS_EBC_PB0AP            0x92015480
284 /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
285 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000
286
287 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization */
288 #define CONFIG_SYS_EBC_PB1AP            0x92015480
289 /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit */
290 #define CONFIG_SYS_EBC_PB1CR            0xF4018000
291
292 /* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization */
293 /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
294 #define CONFIG_SYS_EBC_PB2AP            0x010053C0
295 /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit */
296 #define CONFIG_SYS_EBC_PB2CR            0xF0018000
297
298 /* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization */
299 /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
300 #define CONFIG_SYS_EBC_PB3AP            0x010053C0
301 /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
302 #define CONFIG_SYS_EBC_PB3CR            0xF011A000
303
304 /*
305  * FPGA stuff
306  */
307 #define CONFIG_SYS_FPGA_BASE_ADDR 0xF0100100        /* FPGA internal Base Address */
308
309 /* FPGA internal regs */
310 #define CONFIG_SYS_FPGA_CTRL            0x000
311
312 /* FPGA Control Reg */
313 #define CONFIG_SYS_FPGA_CTRL_CF_RESET   0x0001
314 #define CONFIG_SYS_FPGA_CTRL_WDI        0x0002
315 #define CONFIG_SYS_FPGA_CTRL_PS2_RESET 0x0020
316
317 #define CONFIG_SYS_FPGA_SPARTAN2        1           /* using Xilinx Spartan 2 now */
318 #define CONFIG_SYS_FPGA_MAX_SIZE        128*1024    /* 128kByte is enough for XC2S50E*/
319
320 /* FPGA program pin configuration */
321 #define CONFIG_SYS_FPGA_PRG             0x04000000  /* FPGA program pin (ppc output) */
322 #define CONFIG_SYS_FPGA_CLK             0x02000000  /* FPGA clk pin (ppc output) */
323 #define CONFIG_SYS_FPGA_DATA            0x01000000  /* FPGA data pin (ppc output) */
324 #define CONFIG_SYS_FPGA_INIT            0x00010000  /* FPGA init pin (ppc input) */
325 #define CONFIG_SYS_FPGA_DONE            0x00008000  /* FPGA done pin (ppc input) */
326
327 /*
328  * Definitions for initial stack pointer and data area (in data cache)
329  */
330 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
331 #define CONFIG_SYS_TEMP_STACK_OCM         1
332
333 /* On Chip Memory location */
334 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
335 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
336 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM */
337 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM  */
338
339 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
340 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
341
342 /*
343  * Definitions for GPIO setup (PPC405EP specific)
344  *
345  * GPIO0[0]     - External Bus Controller BLAST output
346  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
347  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
348  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
349  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
350  * GPIO0[24-27] - UART0 control signal inputs/outputs
351  * GPIO0[28-29] - UART1 data signal input/output
352  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
353  */
354 #define CONFIG_SYS_GPIO0_OSRL           0x00000550
355 #define CONFIG_SYS_GPIO0_OSRH           0x00000110
356 #define CONFIG_SYS_GPIO0_ISR1L          0x00000000
357 #define CONFIG_SYS_GPIO0_ISR1H          0x15555445
358 #define CONFIG_SYS_GPIO0_TSRL           0x00000000
359 #define CONFIG_SYS_GPIO0_TSRH           0x00000000
360 #define CONFIG_SYS_GPIO0_TCR            0x77FE0014
361
362 #define CONFIG_SYS_DUART_RST            (0x80000000 >> 14)
363 #define CONFIG_SYS_EEPROM_WP            (0x80000000 >> 0)
364
365 /*
366  * Default speed selection (cpu_plb_opb_ebc) in MHz.
367  * This value will be set if iic boot eprom is disabled.
368  */
369 #if 1
370 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
371 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
372 #endif
373 #if 0
374 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
375 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
376 #endif
377 #if 0
378 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
379 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
380 #endif
381
382 /*
383  * PCI OHCI controller
384  */
385 #define CONFIG_USB_OHCI_NEW     1
386 #define CONFIG_PCI_OHCI         1
387 #define CONFIG_SYS_OHCI_SWAP_REG_ACCESS 1
388 #define CONFIG_SYS_USB_OHCI_MAX_ROOT_PORTS 15
389 #define CONFIG_SYS_USB_OHCI_SLOT_NAME   "ohci_pci"
390 #define CONFIG_USB_STORAGE      1
391
392 /*
393  * UBI
394  */
395 #define CONFIG_CMD_UBI
396 #define CONFIG_RBTREE
397 #define CONFIG_MTD_DEVICE
398 #define CONFIG_MTD_PARTITIONS
399 #define CONFIG_CMD_MTDPARTS
400 #define CONFIG_LZO
401
402 #endif  /* __CONFIG_H */