include/configs/P2041RDB.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2011-2012 Freescale Semiconductor, Inc.
   4  * Copyright 2020-2021 NXP
   5  */
   6
   7 /*
   8  * P2041 RDB board configuration file
   9  * Also supports P2040 RDB
  10  */
  11 #ifndef __CONFIG_H
  12 #define __CONFIG_H
  13
  14 #ifdef CONFIG_RAMBOOT_PBL
  15 #define CONFIG_RAMBOOT_TEXT_BASE        CONFIG_TEXT_BASE
  16 #define CONFIG_RESET_VECTOR_ADDRESS     0xfffffffc
  17 #endif
  18
  19 #ifdef CONFIG_SRIO_PCIE_BOOT_SLAVE
  20 /* Set 1M boot space */
  21 #define CFG_SYS_SRIO_PCIE_BOOT_SLAVE_ADDR (CONFIG_TEXT_BASE & 0xfff00000)
  22 #define CFG_SYS_SRIO_PCIE_BOOT_SLAVE_ADDR_PHYS \
  23                 (0x300000000ull | CFG_SYS_SRIO_PCIE_BOOT_SLAVE_ADDR)
  24 #define CONFIG_RESET_VECTOR_ADDRESS 0xfffffffc
  25 #endif
  26
  27 /* High Level Configuration Options */
  28
  29 #ifndef CONFIG_RESET_VECTOR_ADDRESS
  30 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
  31 #endif
  32
  33 #define CFG_SYS_NUM_CPC         CONFIG_SYS_NUM_DDR_CTLRS
  34
  35 #ifndef __ASSEMBLY__
  36 #include <linux/stringify.h>
  37 #endif
  38
  39 /*
  40  * These can be toggled for performance analysis, otherwise use default.
  41  */
  42 #define CFG_SYS_INIT_L2CSR0             L2CSR0_L2E
  43
  44 #define CFG_POST CFG_SYS_POST_MEMORY    /* test POST memory test */
  45
  46 /*
  47  *  Config the L3 Cache as L3 SRAM
  48  */
  49 #define CFG_SYS_INIT_L3_ADDR            CONFIG_RAMBOOT_TEXT_BASE
  50 #ifdef CONFIG_PHYS_64BIT
  51 #define CFG_SYS_INIT_L3_ADDR_PHYS       (0xf00000000ull | \
  52                 CONFIG_RAMBOOT_TEXT_BASE)
  53 #else
  54 #define CFG_SYS_INIT_L3_ADDR_PHYS       CFG_SYS_INIT_L3_ADDR
  55 #endif
  56
  57 #ifdef CONFIG_PHYS_64BIT
  58 #define CFG_SYS_DCSRBAR         0xf0000000
  59 #define CFG_SYS_DCSRBAR_PHYS            0xf00000000ull
  60 #endif
  61
  62 /*
  63  * DDR Setup
  64  */
  65 #define CONFIG_VERY_BIG_RAM
  66 #define CFG_SYS_DDR_SDRAM_BASE  0x00000000
  67 #define CFG_SYS_SDRAM_BASE              CFG_SYS_DDR_SDRAM_BASE
  68
  69 #define SPD_EEPROM_ADDRESS      0x52
  70 #define CFG_SYS_SDRAM_SIZE      4096    /* for fixed parameter use */
  71
  72 /*
  73  * Local Bus Definitions
  74  */
  75
  76 /* Set the local bus clock 1/8 of platform clock */
  77 #define CFG_SYS_LBC_LCRR                LCRR_CLKDIV_8
  78
  79 /*
  80  * This board doesn't have a promjet connector.
  81  * However, it uses commone corenet board LAW and TLB.
  82  * It is necessary to use the same start address with proper offset.
  83  */
  84 #define CFG_SYS_FLASH_BASE              0xe0000000
  85 #ifdef CONFIG_PHYS_64BIT
  86 #define CFG_SYS_FLASH_BASE_PHYS 0xfe0000000ull
  87 #else
  88 #define CFG_SYS_FLASH_BASE_PHYS CFG_SYS_FLASH_BASE
  89 #endif
  90
  91 #define CONFIG_FSL_CPLD
  92 #define CPLD_BASE               0xffdf0000      /* CPLD registers */
  93 #ifdef CONFIG_PHYS_64BIT
  94 #define CPLD_BASE_PHYS          0xfffdf0000ull
  95 #else
  96 #define CPLD_BASE_PHYS          CPLD_BASE
  97 #endif
  98
  99 #define PIXIS_LBMAP_SWITCH      7
 100 #define PIXIS_LBMAP_MASK        0xf0
 101 #define PIXIS_LBMAP_SHIFT       4
 102 #define PIXIS_LBMAP_ALTBANK     0x40
 103
 104 /* Nand Flash */
 105 #ifdef CONFIG_NAND_FSL_ELBC
 106 #define CFG_SYS_NAND_BASE               0xffa00000
 107 #ifdef CONFIG_PHYS_64BIT
 108 #define CFG_SYS_NAND_BASE_PHYS  0xfffa00000ull
 109 #else
 110 #define CFG_SYS_NAND_BASE_PHYS  CFG_SYS_NAND_BASE
 111 #endif
 112
 113 #define CFG_SYS_NAND_BASE_LIST     {CFG_SYS_NAND_BASE}
 114
 115 /* NAND flash config */
 116 #define CFG_SYS_NAND_BR_PRELIM  (BR_PHYS_ADDR(CFG_SYS_NAND_BASE_PHYS) \
 117                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 118                                | BR_PS_8               /* Port Size = 8 bit */ \
 119                                | BR_MS_FCM             /* MSEL = FCM */ \
 120                                | BR_V)                 /* valid */
 121 #define CFG_SYS_NAND_OR_PRELIM  (0xFFFC0000           /* length 256K */ \
 122                                | OR_FCM_PGS            /* Large Page*/ \
 123                                | OR_FCM_CSCT \
 124                                | OR_FCM_CST \
 125                                | OR_FCM_CHT \
 126                                | OR_FCM_SCY_1 \
 127                                | OR_FCM_TRLX \
 128                                | OR_FCM_EHTR)
 129 #endif /* CONFIG_NAND_FSL_ELBC */
 130
 131 #define CFG_SYS_FLASH_BANKS_LIST        {CFG_SYS_FLASH_BASE_PHYS + 0x8000000}
 132
 133 /* define to use L1 as initial stack */
 134 #define CONFIG_L1_INIT_RAM
 135 #define CFG_SYS_INIT_RAM_ADDR   0xffd00000      /* Initial L1 address */
 136 #ifdef CONFIG_PHYS_64BIT
 137 #define CFG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 138 #define CFG_SYS_INIT_RAM_ADDR_PHYS_LOW CFG_SYS_INIT_RAM_ADDR
 139 /* The assembler doesn't like typecast */
 140 #define CFG_SYS_INIT_RAM_ADDR_PHYS \
 141         ((CFG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 142           CFG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 143 #else
 144 #define CFG_SYS_INIT_RAM_ADDR_PHYS      CFG_SYS_INIT_RAM_ADDR
 145 #define CFG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 146 #define CFG_SYS_INIT_RAM_ADDR_PHYS_LOW CFG_SYS_INIT_RAM_ADDR_PHYS
 147 #endif
 148 #define CFG_SYS_INIT_RAM_SIZE   0x00004000
 149
 150 #define CFG_SYS_INIT_SP_OFFSET  (CFG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 151
 152 /* Serial Port - controlled on board with jumper J8
 153  * open - index 2
 154  * shorted - index 1
 155  */
 156 #define CFG_SYS_NS16550_CLK             (get_bus_freq(0)/2)
 157
 158 #define CFG_SYS_BAUDRATE_TABLE  \
 159         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 160
 161 #define CFG_SYS_NS16550_COM1    (CFG_SYS_CCSRBAR+0x11C500)
 162 #define CFG_SYS_NS16550_COM2    (CFG_SYS_CCSRBAR+0x11C600)
 163 #define CFG_SYS_NS16550_COM3    (CFG_SYS_CCSRBAR+0x11D500)
 164 #define CFG_SYS_NS16550_COM4    (CFG_SYS_CCSRBAR+0x11D600)
 165
 166 /* I2C */
 167
 168
 169 /*
 170  * RapidIO
 171  */
 172 #define CFG_SYS_SRIO1_MEM_VIRT  0xa0000000
 173 #ifdef CONFIG_PHYS_64BIT
 174 #define CFG_SYS_SRIO1_MEM_PHYS  0xc20000000ull
 175 #else
 176 #define CFG_SYS_SRIO1_MEM_PHYS  0xa0000000
 177 #endif
 178 #define CFG_SYS_SRIO1_MEM_SIZE  0x10000000      /* 256M */
 179
 180 #define CFG_SYS_SRIO2_MEM_VIRT  0xb0000000
 181 #ifdef CONFIG_PHYS_64BIT
 182 #define CFG_SYS_SRIO2_MEM_PHYS  0xc30000000ull
 183 #else
 184 #define CFG_SYS_SRIO2_MEM_PHYS  0xb0000000
 185 #endif
 186 #define CFG_SYS_SRIO2_MEM_SIZE  0x10000000      /* 256M */
 187
 188 /*
 189  * for slave u-boot IMAGE instored in master memory space,
 190  * PHYS must be aligned based on the SIZE
 191  */
 192 #define CFG_SRIO_PCIE_BOOT_IMAGE_MEM_PHYS 0xfef200000ull
 193 #define CFG_SRIO_PCIE_BOOT_IMAGE_MEM_BUS1 0xfff00000ull
 194 #define CFG_SRIO_PCIE_BOOT_IMAGE_SIZE 0x100000  /* 1M */
 195 #define CFG_SRIO_PCIE_BOOT_IMAGE_MEM_BUS2 0x3fff00000ull
 196 /*
 197  * for slave UCODE and ENV instored in master memory space,
 198  * PHYS must be aligned based on the SIZE
 199  */
 200 #define CFG_SRIO_PCIE_BOOT_UCODE_ENV_MEM_PHYS 0xfef100000ull
 201 #define CFG_SRIO_PCIE_BOOT_UCODE_ENV_MEM_BUS 0x3ffe00000ull
 202 #define CFG_SRIO_PCIE_BOOT_UCODE_ENV_SIZE 0x40000       /* 256K */
 203
 204 /* slave core release by master*/
 205 #define CFG_SRIO_PCIE_BOOT_BRR_OFFSET 0xe00e4
 206 #define CFG_SRIO_PCIE_BOOT_RELEASE_MASK 0x00000001 /* release core 0 */
 207
 208 /*
 209  * SRIO_PCIE_BOOT - SLAVE
 210  */
 211 #ifdef CONFIG_SRIO_PCIE_BOOT_SLAVE
 212 #define CFG_SYS_SRIO_PCIE_BOOT_UCODE_ENV_ADDR 0xFFE00000
 213 #define CFG_SYS_SRIO_PCIE_BOOT_UCODE_ENV_ADDR_PHYS \
 214                 (0x300000000ull | CFG_SYS_SRIO_PCIE_BOOT_UCODE_ENV_ADDR)
 215 #endif
 216
 217 /*
 218  * eSPI - Enhanced SPI
 219  */
 220
 221 /*
 222  * General PCI
 223  * Memory space is mapped 1-1, but I/O space must start from 0.
 224  */
 225
 226 /* controller 1, direct to uli, tgtid 3, Base address 20000 */
 227 #define CFG_SYS_PCIE1_MEM_VIRT  0x80000000
 228 #define CFG_SYS_PCIE1_MEM_PHYS  0xc00000000ull
 229 #define CFG_SYS_PCIE1_IO_VIRT   0xf8000000
 230 #define CFG_SYS_PCIE1_IO_PHYS   0xff8000000ull
 231
 232 /* controller 2, Slot 2, tgtid 2, Base address 201000 */
 233 #define CFG_SYS_PCIE2_MEM_VIRT  0xa0000000
 234 #define CFG_SYS_PCIE2_MEM_PHYS  0xc20000000ull
 235 #define CFG_SYS_PCIE2_IO_VIRT   0xf8010000
 236 #define CFG_SYS_PCIE2_IO_PHYS   0xff8010000ull
 237
 238 /* controller 3, Slot 1, tgtid 1, Base address 202000 */
 239 #define CFG_SYS_PCIE3_MEM_VIRT  0xc0000000
 240 #define CFG_SYS_PCIE3_MEM_PHYS  0xc40000000ull
 241
 242 /* Qman/Bman */
 243 #define CFG_SYS_BMAN_NUM_PORTALS        10
 244 #define CFG_SYS_BMAN_MEM_BASE   0xf4000000
 245 #ifdef CONFIG_PHYS_64BIT
 246 #define CFG_SYS_BMAN_MEM_PHYS   0xff4000000ull
 247 #else
 248 #define CFG_SYS_BMAN_MEM_PHYS   CFG_SYS_BMAN_MEM_BASE
 249 #endif
 250 #define CFG_SYS_BMAN_MEM_SIZE   0x00200000
 251 #define CFG_SYS_BMAN_SP_CENA_SIZE    0x4000
 252 #define CFG_SYS_BMAN_SP_CINH_SIZE    0x1000
 253 #define CFG_SYS_BMAN_CENA_BASE       CFG_SYS_BMAN_MEM_BASE
 254 #define CFG_SYS_BMAN_CENA_SIZE       (CFG_SYS_BMAN_MEM_SIZE >> 1)
 255 #define CFG_SYS_BMAN_CINH_BASE       (CFG_SYS_BMAN_MEM_BASE + \
 256                                         CFG_SYS_BMAN_CENA_SIZE)
 257 #define CFG_SYS_BMAN_CINH_SIZE       (CFG_SYS_BMAN_MEM_SIZE >> 1)
 258 #define CFG_SYS_BMAN_SWP_ISDR_REG       0xE08
 259 #define CFG_SYS_QMAN_NUM_PORTALS        10
 260 #define CFG_SYS_QMAN_MEM_BASE   0xf4200000
 261 #ifdef CONFIG_PHYS_64BIT
 262 #define CFG_SYS_QMAN_MEM_PHYS   0xff4200000ull
 263 #else
 264 #define CFG_SYS_QMAN_MEM_PHYS   CFG_SYS_QMAN_MEM_BASE
 265 #endif
 266 #define CFG_SYS_QMAN_MEM_SIZE   0x00200000
 267 #define CFG_SYS_QMAN_SP_CINH_SIZE    0x1000
 268 #define CFG_SYS_QMAN_CENA_SIZE       (CFG_SYS_QMAN_MEM_SIZE >> 1)
 269 #define CFG_SYS_QMAN_CINH_BASE       (CFG_SYS_QMAN_MEM_BASE + \
 270                                         CFG_SYS_QMAN_CENA_SIZE)
 271 #define CFG_SYS_QMAN_CINH_SIZE       (CFG_SYS_QMAN_MEM_SIZE >> 1)
 272 #define CFG_SYS_QMAN_SWP_ISDR_REG       0xE08
 273
 274 #ifdef CONFIG_FMAN_ENET
 275 #define CFG_SYS_FM1_DTSEC1_PHY_ADDR     0x2
 276 #define CFG_SYS_FM1_DTSEC2_PHY_ADDR     0x3
 277 #define CFG_SYS_FM1_DTSEC3_PHY_ADDR     0x4
 278 #define CFG_SYS_FM1_DTSEC4_PHY_ADDR     0x1
 279 #define CFG_SYS_FM1_DTSEC5_PHY_ADDR     0x0
 280
 281 #define CFG_SYS_FM1_DTSEC1_RISER_PHY_ADDR       0x1c
 282 #define CFG_SYS_FM1_DTSEC2_RISER_PHY_ADDR       0x1d
 283 #define CFG_SYS_FM1_DTSEC3_RISER_PHY_ADDR       0x1e
 284 #define CFG_SYS_FM1_DTSEC4_RISER_PHY_ADDR       0x1f
 285
 286 #define CFG_SYS_FM1_10GEC1_PHY_ADDR     0
 287
 288 #define CFG_SYS_TBIPA_VALUE     8
 289 #endif
 290
 291 #ifdef CONFIG_MMC
 292 #define CFG_SYS_FSL_ESDHC_ADDR       CFG_SYS_MPC85xx_ESDHC_ADDR
 293 #endif
 294
 295 /*
 296  * Miscellaneous configurable options
 297  */
 298
 299 /*
 300  * For booting Linux, the board info and command line data
 301  * have to be in the first 64 MB of memory, since this is
 302  * the maximum mapped by the Linux kernel during initialization.
 303  */
 304 #define CFG_SYS_BOOTMAPSZ       (64 << 20)      /* Initial Memory for Linux */
 305
 306 /*
 307  * Environment Configuration
 308  */
 309 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 310 #define CONFIG_UBOOTPATH        u-boot.bin
 311
 312 #define __USB_PHY_TYPE  utmi
 313
 314 #define CONFIG_EXTRA_ENV_SETTINGS                               \
 315         "hwconfig=fsl_ddr:ctlr_intlv=cacheline,"                \
 316         "bank_intlv=cs0_cs1\0"                                  \
 317         "netdev=eth0\0"                                         \
 318         "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"                     \
 319         "ubootaddr=" __stringify(CONFIG_TEXT_BASE) "\0"         \
 320         "tftpflash=tftpboot $loadaddr $uboot && "               \
 321         "protect off $ubootaddr +$filesize && "                 \
 322         "erase $ubootaddr +$filesize && "                       \
 323         "cp.b $loadaddr $ubootaddr $filesize && "               \
 324         "protect on $ubootaddr +$filesize && "                  \
 325         "cmp.b $loadaddr $ubootaddr $filesize\0"                \
 326         "consoledev=ttyS0\0"                                    \
 327         "usb_phy_type=" __stringify(__USB_PHY_TYPE) "\0"                \
 328         "usb_dr_mode=host\0"                                    \
 329         "ramdiskaddr=2000000\0"                                 \
 330         "ramdiskfile=p2041rdb/ramdisk.uboot\0"                  \
 331         "fdtaddr=1e00000\0"                                     \
 332         "fdtfile=p2041rdb/p2041rdb.dtb\0"                       \
 333         "bdev=sda3\0"
 334
 335 #include <asm/fsl_secure_boot.h>
 336
 337 #endif  /* __CONFIG_H */