include/configs/NX823.h

   1 /*
   2  * (C) Copyright 2001
   3  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
   4  *
   5  * (C) Copyright 2001
   6  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   7  *
   8  * See file CREDITS for list of people who contributed to this
   9  * project.
  10  *
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation; either version 2 of
  14  * the License, or (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  24  * MA 02111-1307 USA
  25  */
  26
  27 /*
  28  * board/config.h - configuration options, board specific
  29  */
  30
  31 #ifndef __CONFIG_H
  32 #define __CONFIG_H
  33
  34 /*
  35  * High Level Configuration Options
  36  * (easy to change)
  37  */
  38
  39 #define CONFIG_MPC823           1       /* This is a MPC823 CPU     */
  40 #define CONFIG_NX823            1       /* ...on a NEXUS 823  module    */
  41
  42 /*#define  CONFIG_VIDEO         1 */
  43
  44 #define CONFIG_8xx_GCLK_FREQ    MPC8XX_SPEED
  45 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1       */
  46 #undef  CONFIG_8xx_CONS_SMC2
  47 #undef  CONFIG_8xx_CONS_NONE
  48 #define CONFIG_BAUDRATE 57600   /* console baudrate = 115kbps   */
  49 #define CONFIG_BOOTDELAY        2       /* autoboot after 2 seconds */
  50 #define CONFIG_BOOTARGS         "ramdisk=8000 "\
  51                                 "root=/dev/nfs rw nfsroot=10.77.77.250:/ppcroot "\
  52                                 "nfsaddrs=10.77.77.20:10.77.77.250"
  53 #define CONFIG_BOOTCOMMAND      "bootm 400e0000"
  54
  55 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  56 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  57 #undef  CONFIG_WATCHDOG                 /* watchdog disabled, for now       */
  58 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  59 #define CONFIG_AUTOSCRIPT
  60
  61
  62 /*
  63  * Command line configuration.
  64  */
  65 #include <config_cmd_default.h>
  66
  67 #define CONFIG_CMD_AUTOSCRIPT
  68
  69
  70 /* call various generic functions */
  71 #define CONFIG_MISC_INIT_R
  72
  73 /*
  74  * Miscellaneous configurable options
  75  */
  76 #define CFG_LONGHELP                    /* undef to save memory     */
  77 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt   */
  78 #if defined(CONFIG_CMD_KGDB)
  79 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size  */
  80 #else
  81 #define CFG_CBSIZE              256     /* Console I/O Buffer Size  */
  82 #endif
  83 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size */
  84 #define CFG_MAXARGS             16      /* max number of command args   */
  85 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
  86
  87 #define CFG_MEMTEST_START       0x0400000       /* memtest works on */
  88 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
  89
  90 #define CFG_LOAD_ADDR           0x100000        /* default load address */
  91
  92 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
  93
  94 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
  95
  96 /*
  97  * Low Level Configuration Settings
  98  * (address mappings, register initial values, etc.)
  99  * You should know what you are doing if you make changes here.
 100  */
 101 /*-----------------------------------------------------------------------
 102  * Internal Memory Mapped Register
 103  */
 104 #define CFG_IMMR                0xFFF00000
 105
 106 /*-----------------------------------------------------------------------
 107  * Definitions for initial stack pointer and data area (in DPRAM)
 108  */
 109 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 110 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 111 #define CFG_GBL_DATA_SIZE       64      /* size in bytes reserved for initial data */
 112 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 113 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 114
 115 /*-----------------------------------------------------------------------
 116  * Start addresses for the final memory configuration
 117  * (Set up by the startup code)
 118  * Please note that CFG_SDRAM_BASE _must_ start at 0
 119  */
 120 #define CFG_SDRAM_BASE          0x00000000
 121 #define CFG_FLASH_BASE          0x40000000
 122 #define CFG_MONITOR_LEN         (128 << 10)     /* Reserve 128 kB for Monitor   */
 123 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 124 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 125
 126 /*
 127  * For booting Linux, the board info and command line data
 128  * have to be in the first 8 MB of memory, since this is
 129  * the maximum mapped by the Linux kernel during initialization.
 130  */
 131 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 132
 133 /*-----------------------------------------------------------------------
 134  * FLASH organization
 135  */
 136 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks       */
 137 #define CFG_MAX_FLASH_SECT      128     /* max number of sectors on one chip    */
 138
 139 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)  */
 140 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)  */
 141
 142 #define CFG_ENV_IS_IN_FLASH     1
 143 #define xEMBED
 144 #ifdef  EMBED
 145 #define CFG_ENV_SIZE            0x200   /* FIXME How big when embedded?? */
 146 #define CFG_ENV_ADDR            CFG_MONITOR_BASE
 147 #else
 148 #define CFG_ENV_ADDR            0x40020000      /* absolute address for now   */
 149 #define CFG_ENV_SIZE            0x20000 /* 8K ouch, this may later be */
 150 #endif
 151
 152 #define CFG_FLASH_SN_BASE       0x4001fff0      /* programmer automagically puts    */
 153 #define CFG_FLASH_SN_SECTOR     0x40000000      /* a serial number here             */
 154 #define CFG_FLASH_SN_BYTES      8
 155
 156 /*-----------------------------------------------------------------------
 157  * Cache Configuration
 158  */
 159 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs          */
 160 #if defined(CONFIG_CMD_KGDB)
 161 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value    */
 162 #endif
 163
 164 /*-----------------------------------------------------------------------
 165  * SYPCR - System Protection Control                            11-9
 166  * SYPCR can only be written once after reset!
 167  *-----------------------------------------------------------------------
 168  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 169  */
 170 #if defined(CONFIG_WATCHDOG)
 171 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 172                          SYPCR_SWE  | SYPCR_SWP)
 173 #else
 174 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 175 #endif
 176
 177 /*-----------------------------------------------------------------------
 178  * SIUMCR - SIU Module Configuration                            12-30
 179  *-----------------------------------------------------------------------
 180  * PCMCIA config., multi-function pin tri-state
 181  */
 182 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00)
 183
 184 /*-----------------------------------------------------------------------
 185  * TBSCR - Time Base Status and Control                         12-16
 186  *-----------------------------------------------------------------------
 187  * Clear Reference Interrupt Status, Timebase freezing enabled
 188  */
 189 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 190
 191 /*-----------------------------------------------------------------------
 192  * RTCSC - Real-Time Clock Status and Control Register          12-18
 193  *-----------------------------------------------------------------------
 194  */
 195 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 196
 197 /*-----------------------------------------------------------------------
 198  * PISCR - Periodic Interrupt Status and Control                12-23
 199  *-----------------------------------------------------------------------
 200  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 201  */
 202 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 203
 204 /*-----------------------------------------------------------------------
 205  * PLPRCR - PLL, Low-Power, and Reset Control Register          5-7
 206  *-----------------------------------------------------------------------
 207  * Reset PLL lock status sticky bit, timer expired status bit and timer
 208  * interrupt status bit
 209  */
 210 #define MPC8XX_SPEED    66666666L
 211 #define MPC8XX_XIN      32768   /* 32.768 kHz crystal */
 212 #define MPC8XX_FACT             (MPC8XX_SPEED/MPC8XX_XIN)
 213 #define CFG_PLPRCR_MF  ((MPC8XX_FACT-1) << PLPRCR_MF_SHIFT)
 214 #define CFG_PLPRCR              (CFG_PLPRCR_MF | PLPRCR_TEXPS | PLPRCR_TMIST)
 215
 216 /*-----------------------------------------------------------------------
 217  * SCCR - System Clock and reset Control Register               5-3
 218  *-----------------------------------------------------------------------
 219  * Set clock output, timebase and RTC source and divider,
 220  * power management and some other internal clocks
 221  */
 222 #define SCCR_MASK       SCCR_EBDF11
 223 #define CFG_SCCR        (SCCR_TBS     | \
 224                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 225                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 226                          SCCR_DFALCD00)
 227
 228 /*-----------------------------------------------------------------------
 229  *
 230  *-----------------------------------------------------------------------
 231  *
 232  */
 233 #define CFG_DER         0
 234
 235 /*
 236  * Init Memory Controller:
 237  *
 238  * BR0 and OR0 (FLASH)
 239  */
 240
 241 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0    */
 242
 243 /* used to re-map FLASH both when starting from SRAM or FLASH:
 244  * restrict access enough to keep SRAM working (if any)
 245  * but not too much to meddle with FLASH accesses
 246  */
 247 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 248 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 249
 250 /* FLASH timing: ACS = 00, TRLX = 0, CSNT = 1, SCY = 8, EHTR = 0        */
 251 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_DIV1 | OR_BI | \
 252                                  OR_SCY_8_CLK )
 253
 254 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 255 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 256 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 257
 258 /*
 259  * BR1/2 and OR1/2 (SDRAM)
 260  */
 261 #define SDRAM_BASE1_PRELIM      0x00000000      /* SDRAM bank #0    */
 262 #define SDRAM_BASE2_PRELIM      0x20000000      /* SDRAM bank #1    */
 263 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 264
 265 /* SDRAM timing: Multiplexed addresses, drive GPL5 high on first cycle */
 266 #define CFG_OR_TIMING_SDRAM     (OR_G5LS | OR_CSNT_SAM)
 267
 268 #define CFG_OR1_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 269 #define CFG_BR1_PRELIM  ((SDRAM_BASE1_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 270 #define CFG_OR2_PRELIM  CFG_OR1_PRELIM
 271 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 272
 273 /* IO and memory mapped stuff */
 274 #define NX823_IO_OR_AM          0xFFFF0000      /* mask for IO addresses */
 275 #define NX823_IO_BASE           0xFF000000      /* start of IO  */
 276 #define GPOUT_OFFSET            (3<<16)
 277 #define QUART_OFFSET            (4<<16)
 278 #define VIDAC_OFFSET            (5<<16)
 279 #define CPLD_OFFSET             (6<<16)
 280 #define SED1386_OFFSET          (7<<16)
 281
 282 /*
 283  * BR3 and OR3 (general purpose output latches)
 284  */
 285 #define GPOUT_BASE      (NX823_IO_BASE + GPOUT_OFFSET)
 286 #define GPOUT_TIMING    (OR_CSNT_SAM | OR_TRLX | OR_BI)
 287 #define CFG_OR3_PRELIM  (NX823_IO_OR_AM | GPOUT_TIMING)
 288 #define CFG_BR3_PRELIM  (GPOUT_BASE | BR_V)
 289
 290 /*
 291  * BR4 and OR4 (QUART)
 292  */
 293 #define QUART_BASE      (NX823_IO_BASE + QUART_OFFSET)
 294 #define QUART_TIMING    (OR_ACS_DIV4 | OR_SCY_3_CLK | OR_CSNT_SAM | OR_TRLX)
 295 #define CFG_OR4_PRELIM  (NX823_IO_OR_AM | QUART_TIMING | OR_BI)
 296 #define CFG_BR4_PRELIM  (QUART_BASE | BR_PS_8 | BR_V)
 297
 298 /*
 299  * BR5 and OR5 (Video DAC)
 300  */
 301 #define VIDAC_BASE      (NX823_IO_BASE + VIDAC_OFFSET)
 302 #define VIDAC_TIMING    (OR_ACS_DIV4 | OR_SCY_3_CLK | OR_CSNT_SAM | OR_EHTR)
 303 #define CFG_OR5_PRELIM  (NX823_IO_OR_AM | VIDAC_TIMING | OR_BI)
 304 #define CFG_BR5_PRELIM  (VIDAC_BASE | BR_PS_8 | BR_V)
 305
 306 /*
 307  * BR6 and OR6 (CPLD)
 308  * FIXME timing not verified for CPLD
 309  */
 310 #define CPLD_BASE       (NX823_IO_BASE + CPLD_OFFSET)
 311 #define CPLD_TIMING     (OR_ACS_DIV4 | OR_SCY_3_CLK | OR_CSNT_SAM | OR_EHTR)
 312 #define CFG_OR6_PRELIM  (NX823_IO_OR_AM | CPLD_TIMING | OR_BI)
 313 #define CFG_BR6_PRELIM  (CPLD_BASE | BR_PS_8 | BR_V )
 314
 315 /*
 316  * BR7 and OR7 (SED1386)
 317  * FIXME timing not verified for SED controller
 318  */
 319 #define SED1386_BASE    0xF7000000
 320 #define CFG_OR7_PRELIM  (0xFF000000 | OR_BI | OR_SETA)
 321 #define CFG_BR7_PRELIM  (SED1386_BASE | BR_PS_16 | BR_V )
 322
 323 /*
 324  * Memory Periodic Timer Prescaler
 325  */
 326
 327 /* periodic timer for refresh */
 328 #define CFG_MAMR_PTA    97              /* start with divider for 100 MHz   */
 329
 330 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 331 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16 /* setting for 2 banks  */
 332 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32 /* setting for 1 bank   */
 333
 334 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 335 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8  /* setting for 2 banks  */
 336 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16 /* setting for 1 bank   */
 337
 338 /*
 339  * MAMR settings for SDRAM
 340  */
 341
 342 /* 8 column SDRAM */
 343 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 344                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 345                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 346 /* 9 column SDRAM */
 347 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 348                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 349                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 350
 351
 352 /*
 353  * Internal Definitions
 354  *
 355  * Boot Flags
 356  */
 357 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH */
 358 #define BOOTFLAG_WARM   0x02    /* Software reboot          */
 359
 360 #define CONFIG_ENV_OVERWRITE    /* allow changes to ethaddr (for now)   */
 361 #define CONFIG_ETHADDR          00:10:20:30:40:50
 362 #define CONFIG_IPADDR           10.77.77.20
 363 #define CONFIG_SERVERIP         10.77.77.250
 364
 365 #endif /* __CONFIG_H */