include/configs/NETPHONE.h

   1 /*
   2  * (C) Copyright 2000-2010
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * Pantelis Antoniou, Intracom S.A., panto@intracom.gr
  26  * U-Boot port on NetTA4 board
  27  */
  28
  29 #ifndef __CONFIG_H
  30 #define __CONFIG_H
  31
  32 #if !defined(CONFIG_NETPHONE_VERSION) || CONFIG_NETPHONE_VERSION > 2
  33 #error Unsupported CONFIG_NETPHONE version
  34 #endif
  35
  36 /*
  37  * High Level Configuration Options
  38  * (easy to change)
  39  */
  40
  41 #define CONFIG_MPC870           1       /* This is a MPC885 CPU         */
  42 #define CONFIG_NETPHONE         1       /* ...on a NetPhone board       */
  43
  44 #define CONFIG_SYS_TEXT_BASE    0x40000000
  45
  46 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  47 #undef  CONFIG_8xx_CONS_SMC2
  48 #undef  CONFIG_8xx_CONS_NONE
  49
  50 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  51
  52 /* #define CONFIG_XIN            10000000 */
  53 #define CONFIG_XIN               50000000
  54 /* #define MPC8XX_HZ            120000000 */
  55 #define MPC8XX_HZ                66666666
  56
  57 #define CONFIG_8xx_GCLK_FREQ    MPC8XX_HZ
  58
  59 #if 0
  60 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  61 #else
  62 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  63 #endif
  64
  65 #undef  CONFIG_CLOCKS_IN_MHZ    /* clocks NOT passsed to Linux in MHz */
  66
  67 #define CONFIG_PREBOOT  "echo;"
  68
  69 #undef  CONFIG_BOOTARGS
  70 #define CONFIG_BOOTCOMMAND                                                      \
  71         "tftpboot; "                                                            \
  72         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  73         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;"    \
  74         "bootm"
  75
  76 #define CONFIG_SOURCE
  77 #define CONFIG_LOADS_ECHO       0       /* echo off for serial download */
  78 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  79
  80 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  81
  82 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  83
  84 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  85 #define CONFIG_BOARD_SPECIFIC_LED       /* version has board specific leds */
  86
  87 /*
  88  * BOOTP options
  89  */
  90 #define CONFIG_BOOTP_SUBNETMASK
  91 #define CONFIG_BOOTP_GATEWAY
  92 #define CONFIG_BOOTP_HOSTNAME
  93 #define CONFIG_BOOTP_BOOTPATH
  94 #define CONFIG_BOOTP_BOOTFILESIZE
  95 #define CONFIG_BOOTP_NISDOMAIN
  96
  97 #undef CONFIG_MAC_PARTITION
  98 #undef CONFIG_DOS_PARTITION
  99
 100 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
 101
 102 #define FEC_ENET                1       /* eth.c needs it that way... */
 103 #undef CONFIG_SYS_DISCOVER_PHY
 104 #define CONFIG_MII              1
 105 #define CONFIG_MII_INIT         1
 106 #define CONFIG_RMII             1       /* use RMII interface */
 107
 108 #define CONFIG_ETHER_ON_FEC1    1
 109 #define CONFIG_FEC1_PHY         8       /* phy address of FEC */
 110 #define CONFIG_FEC1_PHY_NORXERR 1
 111
 112 #define CONFIG_ETHER_ON_FEC2    1
 113 #define CONFIG_FEC2_PHY         4
 114 #define CONFIG_FEC2_PHY_NORXERR 1
 115
 116 #define CONFIG_ENV_OVERWRITE    1       /* allow modification of vendor params */
 117
 118
 119 /*
 120  * Command line configuration.
 121  */
 122 #include <config_cmd_default.h>
 123
 124 #define CONFIG_CMD_DHCP
 125 #define CONFIG_CMD_PING
 126 #define CONFIG_CMD_MII
 127 #define CONFIG_CMD_CDP
 128
 129
 130 #define CONFIG_BOARD_EARLY_INIT_F       1
 131 #define CONFIG_MISC_INIT_R
 132
 133 /*
 134  * Miscellaneous configurable options
 135  */
 136 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 137 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 138
 139 #define CONFIG_SYS_HUSH_PARSER  1
 140 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 141
 142 #if defined(CONFIG_CMD_KGDB)
 143 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 144 #else
 145 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 146 #endif
 147 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 148 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 149 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 150
 151 #define CONFIG_SYS_MEMTEST_START        0x0300000       /* memtest works on     */
 152 #define CONFIG_SYS_MEMTEST_END          0x0700000       /* 3 ... 7 MB in DRAM   */
 153
 154 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 155
 156 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 157
 158 /*
 159  * Low Level Configuration Settings
 160  * (address mappings, register initial values, etc.)
 161  * You should know what you are doing if you make changes here.
 162  */
 163 /*-----------------------------------------------------------------------
 164  * Internal Memory Mapped Register
 165  */
 166 #define CONFIG_SYS_IMMR         0xFF000000
 167
 168 /*-----------------------------------------------------------------------
 169  * Definitions for initial stack pointer and data area (in DPRAM)
 170  */
 171 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 172 #define CONFIG_SYS_INIT_RAM_SIZE        0x3000  /* Size of used area in DPRAM   */
 173 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 174 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 175
 176 /*-----------------------------------------------------------------------
 177  * Start addresses for the final memory configuration
 178  * (Set up by the startup code)
 179  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 180  */
 181 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 182 #define CONFIG_SYS_FLASH_BASE           0x40000000
 183 #if defined(DEBUG)
 184 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 185 #else
 186 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 187 #endif
 188 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 189 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 190 #if CONFIG_NETPHONE_VERSION == 2
 191 #define CONFIG_SYS_FLASH_BASE4          0x40080000
 192 #endif
 193
 194 #define CONFIG_SYS_RESET_ADDRESS   0x80000000
 195
 196 /*
 197  * For booting Linux, the board info and command line data
 198  * have to be in the first 8 MB of memory, since this is
 199  * the maximum mapped by the Linux kernel during initialization.
 200  */
 201 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 202
 203 /*-----------------------------------------------------------------------
 204  * FLASH organization
 205  */
 206 #if CONFIG_NETPHONE_VERSION == 1
 207 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 208 #elif CONFIG_NETPHONE_VERSION == 2
 209 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
 210 #endif
 211 #define CONFIG_SYS_MAX_FLASH_SECT       8       /* max number of sectors on one chip    */
 212
 213 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 214 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 215
 216 #define CONFIG_ENV_IS_IN_FLASH  1
 217 #define CONFIG_ENV_SECT_SIZE    0x10000
 218
 219 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x60000)
 220 #define CONFIG_ENV_SIZE         0x4000
 221
 222 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_SYS_FLASH_BASE + 0x70000)
 223 #define CONFIG_ENV_SIZE_REDUND  CONFIG_ENV_SIZE
 224
 225 /*-----------------------------------------------------------------------
 226  * Cache Configuration
 227  */
 228 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 229 #if defined(CONFIG_CMD_KGDB)
 230 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 231 #endif
 232
 233 /*-----------------------------------------------------------------------
 234  * SYPCR - System Protection Control                            11-9
 235  * SYPCR can only be written once after reset!
 236  *-----------------------------------------------------------------------
 237  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 238  */
 239 #if defined(CONFIG_WATCHDOG)
 240 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 241                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 242 #else
 243 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 244 #endif
 245
 246 /*-----------------------------------------------------------------------
 247  * SIUMCR - SIU Module Configuration                            11-6
 248  *-----------------------------------------------------------------------
 249  * PCMCIA config., multi-function pin tri-state
 250  */
 251 #ifndef CONFIG_CAN_DRIVER
 252 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 253 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 254 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 255 #endif  /* CONFIG_CAN_DRIVER */
 256
 257 /*-----------------------------------------------------------------------
 258  * TBSCR - Time Base Status and Control                         11-26
 259  *-----------------------------------------------------------------------
 260  * Clear Reference Interrupt Status, Timebase freezing enabled
 261  */
 262 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 263
 264 /*-----------------------------------------------------------------------
 265  * RTCSC - Real-Time Clock Status and Control Register          11-27
 266  *-----------------------------------------------------------------------
 267  */
 268 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 269
 270 /*-----------------------------------------------------------------------
 271  * PISCR - Periodic Interrupt Status and Control                11-31
 272  *-----------------------------------------------------------------------
 273  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 274  */
 275 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 276
 277 /*-----------------------------------------------------------------------
 278  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 279  *-----------------------------------------------------------------------
 280  * Reset PLL lock status sticky bit, timer expired status bit and timer
 281  * interrupt status bit
 282  *
 283  */
 284
 285 #if CONFIG_XIN == 10000000
 286
 287 #if MPC8XX_HZ == 120000000
 288 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 289                          (0 << PLPRCR_S_SHIFT) | (12 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 290                          PLPRCR_TEXPS)
 291 #elif MPC8XX_HZ == 100000000
 292 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 293                          (0 << PLPRCR_S_SHIFT) | (10 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 294                          PLPRCR_TEXPS)
 295 #elif MPC8XX_HZ == 50000000
 296 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 297                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (3 << PLPRCR_PDF_SHIFT) | \
 298                          PLPRCR_TEXPS)
 299 #elif MPC8XX_HZ == 25000000
 300 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 301                          (2 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (3 << PLPRCR_PDF_SHIFT) | \
 302                          PLPRCR_TEXPS)
 303 #elif MPC8XX_HZ == 40000000
 304 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 305                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 306                          PLPRCR_TEXPS)
 307 #elif MPC8XX_HZ == 75000000
 308 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 309                          (1 << PLPRCR_S_SHIFT) | (15 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 310                          PLPRCR_TEXPS)
 311 #else
 312 #error unsupported CPU freq for XIN = 10MHz
 313 #endif
 314
 315 #elif CONFIG_XIN == 50000000
 316
 317 #if MPC8XX_HZ == 120000000
 318 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 319                          (0 << PLPRCR_S_SHIFT) | (12 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 320                          PLPRCR_TEXPS)
 321 #elif MPC8XX_HZ == 100000000
 322 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 323                          (0 << PLPRCR_S_SHIFT) | (6 << PLPRCR_MFI_SHIFT) | (2 << PLPRCR_PDF_SHIFT) | \
 324                          PLPRCR_TEXPS)
 325 #elif MPC8XX_HZ ==  66666666
 326 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 327                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (2 << PLPRCR_PDF_SHIFT) | \
 328                          PLPRCR_TEXPS)
 329 #else
 330 #error unsupported CPU freq for XIN = 50MHz
 331 #endif
 332
 333 #else
 334
 335 #error unsupported XIN freq
 336 #endif
 337
 338
 339 /*
 340  *-----------------------------------------------------------------------
 341  * SCCR - System Clock and reset Control Register               15-27
 342  *-----------------------------------------------------------------------
 343  * Set clock output, timebase and RTC source and divider,
 344  * power management and some other internal clocks
 345  *
 346  * Note: When TBS == 0 the timebase is independent of current cpu clock.
 347  */
 348
 349 #define SCCR_MASK       SCCR_EBDF11
 350 #if MPC8XX_HZ > 66666666
 351 #define CONFIG_SYS_SCCR (/* SCCR_TBS    | */ SCCR_CRQEN | \
 352                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 353                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 354                          SCCR_DFALCD00 | SCCR_EBDF01)
 355 #else
 356 #define CONFIG_SYS_SCCR (/* SCCR_TBS    | */ SCCR_CRQEN | \
 357                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 358                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 359                          SCCR_DFALCD00)
 360 #endif
 361
 362 /*-----------------------------------------------------------------------
 363  *
 364  *-----------------------------------------------------------------------
 365  *
 366  */
 367 /*#define       CONFIG_SYS_DER  0x2002000F*/
 368 #define CONFIG_SYS_DER  0
 369
 370 /*
 371  * Init Memory Controller:
 372  *
 373  * BR0/1 and OR0/1 (FLASH)
 374  */
 375
 376 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 377
 378 /* used to re-map FLASH both when starting from SRAM or FLASH:
 379  * restrict access enough to keep SRAM working (if any)
 380  * but not too much to meddle with FLASH accesses
 381  */
 382 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 383 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
 384
 385 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 386 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_BI | OR_SCY_5_CLK | OR_TRLX)
 387
 388 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 389 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 390 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 391
 392 #if CONFIG_NETPHONE_VERSION == 2
 393
 394 #define FLASH_BASE4_PRELIM      0x40080000      /* FLASH bank #1        */
 395
 396 #define CONFIG_SYS_OR4_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 397 #define CONFIG_SYS_OR4_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 398 #define CONFIG_SYS_BR4_PRELIM   ((FLASH_BASE4_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 399
 400 #endif
 401
 402 /*
 403  * BR3 and OR3 (SDRAM)
 404  *
 405  */
 406 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank #0        */
 407 #define SDRAM_MAX_SIZE          (256 << 20)     /* max 256MB per bank   */
 408
 409 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 410 #define CONFIG_SYS_OR_TIMING_SDRAM      (OR_CSNT_SAM | OR_G5LS)
 411
 412 #define CONFIG_SYS_OR3_PRELIM   ((0xFFFFFFFFLU & ~(SDRAM_MAX_SIZE - 1)) | CONFIG_SYS_OR_TIMING_SDRAM)
 413 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMB | BR_PS_32 | BR_V)
 414
 415 /*
 416  * Memory Periodic Timer Prescaler
 417  */
 418
 419 /*
 420  * Memory Periodic Timer Prescaler
 421  *
 422  * The Divider for PTA (refresh timer) configuration is based on an
 423  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 424  * the number of chip selects (NCS) and the actually needed refresh
 425  * rate is done by setting MPTPR.
 426  *
 427  * PTA is calculated from
 428  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 429  *
 430  *      gclk      CPU clock (not bus clock!)
 431  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 432  *
 433  * 4096  Rows from SDRAM example configuration
 434  * 1000  factor s -> ms
 435  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 436  *    4  Number of refresh cycles per period
 437  *   64  Refresh cycle in ms per number of rows
 438  * --------------------------------------------
 439  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 440  *
 441  * 50 MHz => 50.000.000 / Divider =  98
 442  * 66 Mhz => 66.000.000 / Divider = 129
 443  * 80 Mhz => 80.000.000 / Divider = 156
 444  */
 445
 446 #define CONFIG_SYS_MAMR_PTA              234
 447
 448 /*
 449  * For 16 MBit, refresh rates could be 31.3 us
 450  * (= 64 ms / 2K = 125 / quad bursts).
 451  * For a simpler initialization, 15.6 us is used instead.
 452  *
 453  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
 454  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
 455  */
 456 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 457 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 458
 459 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 460 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 461 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 462
 463 /*
 464  * MAMR settings for SDRAM
 465  */
 466
 467 /* 8 column SDRAM */
 468 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 469                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 470                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 471
 472 /* 9 column SDRAM */
 473 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 474                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 475                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 476
 477 #define CONFIG_LAST_STAGE_INIT          /* needed to reset the damn phys */
 478
 479 /****************************************************************/
 480
 481 #define DSP_SIZE        0x00010000      /* 64K */
 482 #define NAND_SIZE       0x00010000      /* 64K */
 483
 484 #define DSP_BASE        0xF1000000
 485 #define NAND_BASE       0xF1010000
 486
 487 /*****************************************************************************/
 488
 489 #define CONFIG_SYS_DIRECT_FLASH_TFTP
 490
 491 /*****************************************************************************/
 492
 493 #if CONFIG_NETPHONE_VERSION == 1
 494 #define STATUS_LED_BIT          0x00000008              /* bit 28 */
 495 #elif CONFIG_NETPHONE_VERSION == 2
 496 #define STATUS_LED_BIT          0x00000080              /* bit 24 */
 497 #endif
 498
 499 #define STATUS_LED_PERIOD       (CONFIG_SYS_HZ / 2)
 500 #define STATUS_LED_STATE        STATUS_LED_BLINKING
 501
 502 #define STATUS_LED_ACTIVE       0               /* LED on for bit == 0  */
 503 #define STATUS_LED_BOOT         0               /* LED 0 used for boot status */
 504
 505 #ifndef __ASSEMBLY__
 506
 507 /* LEDs */
 508
 509 /* led_id_t is unsigned int mask */
 510 typedef unsigned int led_id_t;
 511
 512 #define __led_toggle(_msk) \
 513         do { \
 514                 ((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pedat ^= (_msk); \
 515         } while(0)
 516
 517 #define __led_set(_msk, _st) \
 518         do { \
 519                 if ((_st)) \
 520                         ((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pedat |= (_msk); \
 521                 else \
 522                         ((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pedat &= ~(_msk); \
 523         } while(0)
 524
 525 #define __led_init(msk, st) __led_set(msk, st)
 526
 527 #endif
 528
 529 /***********************************************************************************************************
 530
 531  ----------------------------------------------------------------------------------------------
 532
 533    (V1) version 1 of the board
 534    (V2) version 2 of the board
 535
 536  ----------------------------------------------------------------------------------------------
 537
 538    Pin definitions:
 539
 540  +------+----------------+--------+------------------------------------------------------------
 541  |  #   | Name           | Type   | Comment
 542  +------+----------------+--------+------------------------------------------------------------
 543  | PA3  | SPIEN_MAX      | Output | MAX serial to uart chip select
 544  | PA7  | DSP_INT        | Output | DSP interrupt
 545  | PA10 | DSP_RESET      | Output | DSP reset
 546  | PA14 | USBOE          | Output | USB (1)
 547  | PA15 | USBRXD         | Output | USB (1)
 548  | PB19 | BT_RTS         | Output | Bluetooth (0)
 549  | PB23 | BT_CTS         | Output | Bluetooth (0)
 550  | PB26 | SPIEN_SEP      | Output | Serial EEPROM chip select
 551  | PB27 | SPICS_DISP     | Output | Display chip select
 552  | PB28 | SPI_RXD_3V     | Input  | SPI Data Rx
 553  | PB29 | SPI_TXD        | Output | SPI Data Tx
 554  | PB30 | SPI_CLK        | Output | SPI Clock
 555  | PC10 | DISPA0         | Output | Display A0
 556  | PC11 | BACKLIGHT      | Output | Display backlit
 557  | PC12 | SPI2RXD        | Input  | (V1) 2nd SPI RXD
 558  |      | IO_RESET       | Output | (V2) General I/O reset
 559  | PC13 | SPI2TXD        | Output | (V1) 2nd SPI TXD (V1)
 560  |      | HOOK           | Input  | (V2) Hook input interrupt
 561  | PC15 | SPI2CLK        | Output | (V1) 2nd SPI CLK
 562  |      | F_RY_BY        | Input  | (V2) NAND F_RY_BY
 563  | PE17 | F_ALE          | Output | NAND F_ALE
 564  | PE18 | F_CLE          | Output | NAND F_CLE
 565  | PE20 | F_CE           | Output | NAND F_CE
 566  | PE24 | SPICS_SCOUT    | Output | (V1) Codec chip select
 567  |      | LED            | Output | (V2) LED
 568  | PE27 | SPICS_ER       | Output | External serial register CS
 569  | PE28 | LEDIO1         | Output | (V1) LED
 570  |      | BKBR1          | Input  | (V2) Keyboard input scan
 571  | PE29 | LEDIO2         | Output | (V1) LED hook for A (TA2)
 572  |      | BKBR2          | Input  | (V2) Keyboard input scan
 573  | PE30 | LEDIO3         | Output | (V1) LED hook for A (TA2)
 574  |      | BKBR3          | Input  | (V2) Keyboard input scan
 575  | PE31 | F_RY_BY        | Input  | (V1) NAND F_RY_BY
 576  |      | BKBR4          | Input  | (V2) Keyboard input scan
 577  +------+----------------+--------+---------------------------------------------------
 578
 579  ----------------------------------------------------------------------------------------------
 580
 581    Serial register input:
 582
 583  +------+----------------+------------------------------------------------------------
 584  |  #   | Name           | Comment
 585  +------+----------------+------------------------------------------------------------
 586  |    0 | BKBR1          | (V1) Keyboard input scan
 587  |    1 | BKBR3          | (V1) Keyboard input scan
 588  |    2 | BKBR4          | (V1) Keyboard input scan
 589  |    3 | BKBR2          | (V1) Keyboard input scan
 590  |    4 | HOOK           | (V1) Hook switch
 591  |    5 | BT_LINK        | (V1) Bluetooth link status
 592  |    6 | HOST_WAKE      | (V1) Bluetooth host wake up
 593  |    7 | OK_ETH         | (V1) Cisco inline power OK status
 594  +------+----------------+------------------------------------------------------------
 595
 596  ----------------------------------------------------------------------------------------------
 597
 598    Serial register output:
 599
 600  +------+----------------+------------------------------------------------------------
 601  |  #   | Name           | Comment
 602  +------+----------------+------------------------------------------------------------
 603  |    0 | KEY1           | Keyboard output scan
 604  |    1 | KEY2           | Keyboard output scan
 605  |    2 | KEY3           | Keyboard output scan
 606  |    3 | KEY4           | Keyboard output scan
 607  |    4 | KEY5           | Keyboard output scan
 608  |    5 | KEY6           | Keyboard output scan
 609  |    6 | KEY7           | Keyboard output scan
 610  |    7 | BT_WAKE        | Bluetooth wake up
 611  +------+----------------+------------------------------------------------------------
 612
 613  ----------------------------------------------------------------------------------------------
 614
 615  Chip selects:
 616
 617  +------+----------------+------------------------------------------------------------
 618  |  #   | Name           | Comment
 619  +------+----------------+------------------------------------------------------------
 620  | CS0  | CS0            | Boot flash
 621  | CS1  | CS_FLASH       | NAND flash
 622  | CS2  | CS_DSP         | DSP
 623  | CS3  | DCS_DRAM       | DRAM
 624  | CS4  | CS_FLASH2      | (V2) 2nd flash
 625  +------+----------------+------------------------------------------------------------
 626
 627  ----------------------------------------------------------------------------------------------
 628
 629  Interrupts:
 630
 631  +------+----------------+------------------------------------------------------------
 632  |  #   | Name           | Comment
 633  +------+----------------+------------------------------------------------------------
 634  | IRQ1 | IRQ_DSP        | DSP interrupt
 635  | IRQ3 | S_INTER        | DUSLIC ???
 636  | IRQ4 | F_RY_BY        | NAND
 637  | IRQ7 | IRQ_MAX        | MAX 3100 interrupt
 638  +------+----------------+------------------------------------------------------------
 639
 640  ----------------------------------------------------------------------------------------------
 641
 642  Interrupts on PCMCIA pins:
 643
 644  +------+----------------+------------------------------------------------------------
 645  |  #   | Name           | Comment
 646  +------+----------------+------------------------------------------------------------
 647  | IP_A0| PHY1_LINK      | Link status changed for #1 Ethernet interface
 648  | IP_A1| PHY2_LINK      | Link status changed for #2 Ethernet interface
 649  | IP_A2| RMII1_MDINT    | PHY interrupt for #1
 650  | IP_A3| RMII2_MDINT    | PHY interrupt for #2
 651  | IP_A5| HOST_WAKE      | (V2) Bluetooth host wake
 652  | IP_A6| OK_ETH         | (V2) Cisco inline power OK
 653  +------+----------------+------------------------------------------------------------
 654
 655 *************************************************************************************************/
 656
 657 #define CONFIG_SED156X                  1       /* use SED156X */
 658 #define CONFIG_SED156X_PG12864Q         1       /* type of display used */
 659
 660 /* serial interfacing macros */
 661
 662 #define SED156X_SPI_RXD_PORT    (((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pbdat)
 663 #define SED156X_SPI_RXD_MASK    0x00000008
 664
 665 #define SED156X_SPI_TXD_PORT    (((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pbdat)
 666 #define SED156X_SPI_TXD_MASK    0x00000004
 667
 668 #define SED156X_SPI_CLK_PORT    (((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pbdat)
 669 #define SED156X_SPI_CLK_MASK    0x00000002
 670
 671 #define SED156X_CS_PORT         (((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pbdat)
 672 #define SED156X_CS_MASK         0x00000010
 673
 674 #define SED156X_A0_PORT         (((volatile immap_t *)CONFIG_SYS_IMMR)->im_ioport.iop_pcdat)
 675 #define SED156X_A0_MASK         0x0020
 676
 677 /*************************************************************************************************/
 678
 679 #define CONFIG_SYS_CONSOLE_IS_IN_ENV            1
 680 #define CONFIG_SYS_CONSOLE_OVERWRITE_ROUTINE    1
 681 #define CONFIG_SYS_CONSOLE_ENV_OVERWRITE        1
 682
 683 /*************************************************************************************************/
 684
 685 /* use board specific hardware */
 686 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 687 #define CONFIG_HW_WATCHDOG
 688 #define CONFIG_SHOW_ACTIVITY
 689
 690 /*************************************************************************************************/
 691
 692 /* phone console configuration */
 693
 694 #define PHONE_CONSOLE_POLL_HZ           (CONFIG_SYS_HZ/200)     /* poll every 5ms */
 695
 696 /*************************************************************************************************/
 697
 698 #define CONFIG_CDP_DEVICE_ID            20
 699 #define CONFIG_CDP_DEVICE_ID_PREFIX     "NP"    /* netphone */
 700 #define CONFIG_CDP_PORT_ID              "eth%d"
 701 #define CONFIG_CDP_CAPABILITIES         0x00000010
 702 #define CONFIG_CDP_VERSION              "u-boot" " " U_BOOT_DATE " " U_BOOT_TIME
 703 #define CONFIG_CDP_PLATFORM             "Intracom NetPhone"
 704 #define CONFIG_CDP_TRIGGER              0x20020001
 705 #define CONFIG_CDP_POWER_CONSUMPTION    4300    /* 90 mA @ 48V */
 706 #define CONFIG_CDP_APPLIANCE_VLAN_TYPE  0x01    /* ipphone */
 707
 708 /*************************************************************************************************/
 709
 710 #define CONFIG_AUTO_COMPLETE    1
 711
 712 /*************************************************************************************************/
 713
 714 #define CONFIG_CRC32_VERIFY     1
 715
 716 /*************************************************************************************************/
 717
 718 #define CONFIG_HUSH_OLD_PARSER_COMPATIBLE       1
 719
 720 /*************************************************************************************************/
 721 #endif  /* __CONFIG_H */