Merge git://www.denx.de/git/u-boot
[platform/kernel/u-boot.git] / include / configs / MVS1.h
1 /*
2  * (C) Copyright 2000
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
37 #define CONFIG_MVS              1       /* ...on a MVsensor module      */
38 #define CONFIG_MVS_16BIT_FLASH          /* ...with 16-bit flash access  */
39 #define CONFIG_8xx_GCLK_FREQ    50000000/* ... and a 50 MHz CPU         */
40
41 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
42
43 #undef  CONFIG_8xx_CONS_SMC1            /* Console is *NOT* on SMC1     */
44 #define CONFIG_8xx_CONS_SMC2    1       /* Console is on SMC2           */
45 #undef  CONFIG_8xx_CONS_NONE
46 #define CONFIG_BAUDRATE         115200  /* console baudrate             */
47 #define CONFIG_BOOTDELAY        5       /* autoboot after this many seconds     */
48
49 #define CONFIG_PREBOOT          "echo;echo To mount root over NFS use \"run bootnet\";echo To mount root from FLASH use  \"run bootflash\";echo"
50 #define CONFIG_BOOTARGS         "root=/dev/mtdblock2 rw"
51 #define CONFIG_BOOTCOMMAND                                              \
52     "bootp; "                                                           \
53     "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} " \
54     "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
55     "bootm"
56
57 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
58 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
59
60 #define CONFIG_WATCHDOG                 /* watchdog disabled/enabled    */
61
62 #undef  CONFIG_STATUS_LED               /* Status LED disabled/enabled  */
63
64 #undef  CONFIG_CAN_DRIVER       /* CAN Driver support disabled  */
65
66
67 /*
68  * BOOTP options
69  */
70 #define CONFIG_BOOTP_SUBNETMASK
71 #define CONFIG_BOOTP_GATEWAY
72 #define CONFIG_BOOTP_HOSTNAME
73 #define CONFIG_BOOTP_BOOTPATH
74 #define CONFIG_BOOTP_VENDOREX
75
76 #undef CONFIG_MAC_PARTITION
77 #undef CONFIG_DOS_PARTITION
78
79 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
80
81
82 /*
83  * Command line configuration.
84  */
85 #define CONFIG_CMD_LOADS
86 #define CONFIG_CMD_LOADB
87 #define CONFIG_CMD_IMI
88 #define CONFIG_CMD_FLASH
89 #define CONFIG_CMD_MEMORY
90 #define CONFIG_CMD_NET
91 #define CONFIG_CMD_DHCP
92 #define CONFIG_CMD_ENV
93 #define CONFIG_CMD_BOOTD
94 #define CONFIG_CMD_RUN
95
96
97 /*
98  * Miscellaneous configurable options
99  */
100 #undef  CFG_LONGHELP                    /* undef to save memory         */
101 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
102
103 #undef  CFG_HUSH_PARSER                 /* Hush parse for U-Boot ?? */
104 #ifdef  CFG_HUSH_PARSER
105 #define CFG_PROMPT_HUSH_PS2     "> "
106 #endif
107
108 #if defined(CONFIG_CMD_KGDB)
109 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
110 #else
111 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
112 #endif
113 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
114 #define CFG_MAXARGS     16              /* max number of command args   */
115 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
116
117 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
118 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
119
120 #define CFG_LOAD_ADDR           0x100000        /* default load address */
121
122 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
123
124 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
125
126 /*
127  * Low Level Configuration Settings
128  * (address mappings, register initial values, etc.)
129  * You should know what you are doing if you make changes here.
130  */
131 /*-----------------------------------------------------------------------
132  * Internal Memory Mapped Register
133  */
134 #define CFG_IMMR                0xFFF00000
135
136 /*-----------------------------------------------------------------------
137  * Definitions for initial stack pointer and data area (in DPRAM)
138  */
139 #define CFG_INIT_RAM_ADDR       CFG_IMMR
140 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
141 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
142 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
143 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
144
145 /*-----------------------------------------------------------------------
146  * Start addresses for the final memory configuration
147  * (Set up by the startup code)
148  * Please note that CFG_SDRAM_BASE _must_ start at 0
149  */
150 #define CFG_SDRAM_BASE          0x00000000
151 #define CFG_FLASH_BASE          0x40000000
152
153 #define CFG_MONITOR_LEN         (128 << 10)     /* Reserve 192 kB for Monitor   */
154
155 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
156 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
157
158 /*
159  * For booting Linux, the board info and command line data
160  * have to be in the first 8 MB of memory, since this is
161  * the maximum mapped by the Linux kernel during initialization.
162  */
163 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
164
165 /*-----------------------------------------------------------------------
166  * FLASH organization
167  */
168 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
169 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip (for AMD320DB chip)        */
170
171 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
172 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
173
174 #define CFG_ENV_IS_IN_FLASH     1
175
176 /* 4MB flash - use bottom sectors of a bottom boot sector flash (16 bit access) */
177 #define CFG_ENV_OFFSET          0x8000  /* Offset of Environment Sector (bottom boot sector) */
178 #define CFG_ENV_SIZE            0x2000  /* Used Size of Environment Sector 8k   */
179
180 /*-----------------------------------------------------------------------
181  * Cache Configuration
182  */
183 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
184 #if defined(CONFIG_CMD_KGDB)
185 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
186 #endif
187
188 /*-----------------------------------------------------------------------
189  * SYPCR - System Protection Control                            11-9
190  * SYPCR can only be written once after reset!
191  *-----------------------------------------------------------------------
192  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
193  */
194 #if defined(CONFIG_WATCHDOG)
195 #define CFG_SYPCR   (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
196              SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
197 #else
198 #define CFG_SYPCR   (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
199 #endif
200
201 /*-----------------------------------------------------------------------
202  * SIUMCR - SIU Module Configuration                            11-6
203  *-----------------------------------------------------------------------
204  * PCMCIA config., multi-function pin tri-state
205  */
206 #define CFG_SIUMCR  (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
207
208 /*-----------------------------------------------------------------------
209  * TBSCR - Time Base Status and Control                         11-26
210  *-----------------------------------------------------------------------
211  * Clear Reference Interrupt Status, Timebase freezing enabled
212  */
213 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
214
215 /*-----------------------------------------------------------------------
216  * RTCSC - Real-Time Clock Status and Control Register          11-27
217  *-----------------------------------------------------------------------
218  */
219 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
220
221 /*-----------------------------------------------------------------------
222  * PISCR - Periodic Interrupt Status and Control                11-31
223  *-----------------------------------------------------------------------
224  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
225  */
226 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
227
228 /*-----------------------------------------------------------------------
229  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
230  *-----------------------------------------------------------------------
231  * Reset PLL lock status sticky bit, timer expired status bit and timer
232  * interrupt status bit
233  *
234  */
235 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
236
237 /*-----------------------------------------------------------------------
238  * SCCR - System Clock and reset Control Register               15-27
239  *-----------------------------------------------------------------------
240  * Set clock output, timebase and RTC source and divider,
241  * power management and some other internal clocks
242  */
243 #define SCCR_MASK       SCCR_EBDF11
244 #define CFG_SCCR        (SCCR_TBS     | \
245                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
246                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
247                          SCCR_DFALCD00)
248
249 /*-----------------------------------------------------------------------
250  * PCMCIA stuff
251  *-----------------------------------------------------------------------
252  *
253  */
254 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
255 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
256 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
257 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
258 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
259 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
260 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
261 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
262
263 /*-----------------------------------------------------------------------
264  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
265  *-----------------------------------------------------------------------
266  */
267
268 #define CONFIG_IDE_PCCARD       0       /* **DON'T** Use IDE with PC Card Adapter       */
269
270 #undef  CONFIG_IDE_PCMCIA               /* Direct IDE    not supported  */
271 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
272 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
273
274 #define CFG_IDE_MAXBUS          0       /* max. no. of IDE buses                        */
275 #define CFG_IDE_MAXDEVICE       0       /* max. no. of drives per IDE bus       */
276
277
278 #define CFG_ATA_IDE0_OFFSET     0x0000
279
280 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
281
282 /* Offset for data I/O                  */
283 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
284
285 /* Offset for normal register accesses  */
286 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
287
288 /* Offset for alternate registers       */
289 #define CFG_ATA_ALT_OFFSET      0x0100
290
291 /*-----------------------------------------------------------------------
292  *
293  *-----------------------------------------------------------------------
294  *
295  */
296 /*#define       CFG_DER 0x2002000F*/
297 #define CFG_DER 0
298
299 /*
300  * Init Memory Controller:
301  *
302  * BR0/1 and OR0/1 (FLASH)
303  */
304
305 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
306 #undef FLASH_BASE1_PRELIM
307
308 /* used to re-map FLASH both when starting from SRAM or FLASH:
309  * restrict access enough to keep SRAM working (if any)
310  * but not too much to meddle with FLASH accesses
311  */
312 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
313 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
314
315
316 /*
317  * FLASH timing:
318  */
319 /* 50 MHz CPU - 50 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 2, EHTR = 1 */
320 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
321                                  OR_SCY_2_CLK | OR_EHTR | OR_BI)
322 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
323 /*
324 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_DIV2 | OR_BI | \
325                                  OR_SCY_5_CLK | OR_EHTR)
326 */
327
328 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
329 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
330 #ifdef CONFIG_MVS_16BIT_FLASH
331 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
332 #else
333 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_32 | BR_V )
334 #endif
335
336 #undef CFG_OR1_REMAP
337 #undef CFG_OR1_PRELIM
338 #undef CFG_BR1_PRELIM
339 /*
340  * BR2/3 and OR2/3 (SDRAM)
341  *
342  */
343 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
344 #undef SDRAM_BASE3_PRELIM
345 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
346
347 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
348 #define CFG_OR_TIMING_SDRAM     0x00000A00
349
350 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
351 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
352
353 #undef CFG_OR3_PRELIM
354 #undef CFG_BR3_PRELIM
355
356
357 /*
358  * Memory Periodic Timer Prescaler
359  *
360  * The Divider for PTA (refresh timer) configuration is based on an
361  * example SDRAM configuration (64 MBit, one bank). The adjustment to
362  * the number of chip selects (NCS) and the actually needed refresh
363  * rate is done by setting MPTPR.
364  *
365  * PTA is calculated from
366  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
367  *
368  *      gclk      CPU clock (not bus clock!)
369  *      Trefresh  Refresh cycle * 4 (four word bursts used)
370  *
371  * 4096  Rows from SDRAM example configuration
372  * 1000  factor s -> ms
373  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
374  *    4  Number of refresh cycles per period
375  *   64  Refresh cycle in ms per number of rows
376  * --------------------------------------------
377  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
378  *
379  * 50 MHz => 50.000.000 / Divider =  98
380  * 66 Mhz => 66.000.000 / Divider = 129
381  * 80 Mhz => 80.000.000 / Divider = 156
382  */
383 #define CFG_MAMR_PTA             98
384
385 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
386 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
387 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
388
389 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
390 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
391 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
392
393 /*
394  * MAMR settings for SDRAM
395  */
396
397 /* 8 column SDRAM */
398 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
399                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
400                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
401 /* 9 column SDRAM */
402 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
403                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A7 |    \
404                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
405
406
407 /*
408  * Internal Definitions
409  *
410  * Boot Flags
411  */
412 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
413 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
414
415 #endif  /* __CONFIG_H */