include/configs/MVS1.h

   1 /*
   2  * (C) Copyright 2000
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * board/config.h - configuration options, board specific
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  * (easy to change)
  18  */
  19
  20 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  21 #define CONFIG_MVS              1       /* ...on a MVsensor module      */
  22 #define CONFIG_MVS_16BIT_FLASH          /* ...with 16-bit flash access  */
  23 #define CONFIG_8xx_GCLK_FREQ    50000000/* ... and a 50 MHz CPU         */
  24
  25 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  26
  27 #undef  CONFIG_8xx_CONS_SMC1            /* Console is *NOT* on SMC1     */
  28 #define CONFIG_8xx_CONS_SMC2    1       /* Console is on SMC2           */
  29 #undef  CONFIG_8xx_CONS_NONE
  30 #define CONFIG_BAUDRATE         115200  /* console baudrate             */
  31 #define CONFIG_BOOTDELAY        5       /* autoboot after this many seconds     */
  32
  33 #define CONFIG_PREBOOT          "echo;" \
  34                                 "echo To mount root over NFS use \"run bootnet\";" \
  35                                 "echo To mount root from FLASH use  \"run bootflash\";" \
  36                                 "echo"
  37 #define CONFIG_BOOTARGS         "root=/dev/mtdblock2 rw"
  38 #define CONFIG_BOOTCOMMAND                                                      \
  39         "bootp; "                                                               \
  40         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  41         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  42         "bootm"
  43
  44 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  45 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  46
  47 #define CONFIG_WATCHDOG                 /* watchdog disabled/enabled    */
  48
  49 #undef  CONFIG_STATUS_LED               /* Status LED disabled/enabled  */
  50
  51 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  52
  53
  54 /*
  55  * BOOTP options
  56  */
  57 #define CONFIG_BOOTP_SUBNETMASK
  58 #define CONFIG_BOOTP_GATEWAY
  59 #define CONFIG_BOOTP_HOSTNAME
  60 #define CONFIG_BOOTP_BOOTPATH
  61 #define CONFIG_BOOTP_VENDOREX
  62
  63 #undef CONFIG_MAC_PARTITION
  64 #undef CONFIG_DOS_PARTITION
  65
  66 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  67
  68
  69 /*
  70  * Command line configuration.
  71  */
  72 #define CONFIG_CMD_LOADS
  73 #define CONFIG_CMD_LOADB
  74 #define CONFIG_CMD_IMI
  75 #define CONFIG_CMD_FLASH
  76 #define CONFIG_CMD_MEMORY
  77 #define CONFIG_CMD_NET
  78 #define CONFIG_CMD_DHCP
  79 #define CONFIG_CMD_SAVEENV
  80 #define CONFIG_CMD_BOOTD
  81 #define CONFIG_CMD_RUN
  82
  83
  84 /*
  85  * Miscellaneous configurable options
  86  */
  87 #undef  CONFIG_SYS_LONGHELP                     /* undef to save memory         */
  88
  89 #undef  CONFIG_SYS_HUSH_PARSER                  /* Hush parse for U-Boot ?? */
  90
  91 #if defined(CONFIG_CMD_KGDB)
  92 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
  93 #else
  94 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
  95 #endif
  96 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
  97 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
  98 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
  99
 100 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 101 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 102
 103 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 104
 105 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 106
 107 /*
 108  * Low Level Configuration Settings
 109  * (address mappings, register initial values, etc.)
 110  * You should know what you are doing if you make changes here.
 111  */
 112 /*-----------------------------------------------------------------------
 113  * Internal Memory Mapped Register
 114  */
 115 #define CONFIG_SYS_IMMR         0xFFF00000
 116
 117 /*-----------------------------------------------------------------------
 118  * Definitions for initial stack pointer and data area (in DPRAM)
 119  */
 120 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 121 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 122 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 123 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 124
 125 /*-----------------------------------------------------------------------
 126  * Start addresses for the final memory configuration
 127  * (Set up by the startup code)
 128  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 129  */
 130 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 131 #define CONFIG_SYS_FLASH_BASE           0x40000000
 132
 133 #define CONFIG_SYS_MONITOR_LEN          (128 << 10)     /* Reserve 192 kB for Monitor   */
 134
 135 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 136 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 137
 138 /*
 139  * For booting Linux, the board info and command line data
 140  * have to be in the first 8 MB of memory, since this is
 141  * the maximum mapped by the Linux kernel during initialization.
 142  */
 143 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 144
 145 /*-----------------------------------------------------------------------
 146  * FLASH organization
 147  */
 148 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 149 #define CONFIG_SYS_MAX_FLASH_SECT       71      /* max number of sectors on one chip (for AMD320DB chip)        */
 150
 151 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 152 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 153
 154 #define CONFIG_ENV_IS_IN_FLASH  1
 155
 156 /* 4MB flash - use bottom sectors of a bottom boot sector flash (16 bit access) */
 157 #define CONFIG_ENV_OFFSET               0x8000  /* Offset of Environment Sector (bottom boot sector) */
 158 #define CONFIG_ENV_SIZE         0x2000  /* Used Size of Environment Sector 8k   */
 159
 160 /*-----------------------------------------------------------------------
 161  * Cache Configuration
 162  */
 163 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 164 #if defined(CONFIG_CMD_KGDB)
 165 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 166 #endif
 167
 168 /*-----------------------------------------------------------------------
 169  * SYPCR - System Protection Control                            11-9
 170  * SYPCR can only be written once after reset!
 171  *-----------------------------------------------------------------------
 172  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 173  */
 174 #if defined(CONFIG_WATCHDOG)
 175 #define CONFIG_SYS_SYPCR   (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 176              SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 177 #else
 178 #define CONFIG_SYS_SYPCR   (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 179 #endif
 180
 181 /*-----------------------------------------------------------------------
 182  * SIUMCR - SIU Module Configuration                            11-6
 183  *-----------------------------------------------------------------------
 184  * PCMCIA config., multi-function pin tri-state
 185  */
 186 #define CONFIG_SYS_SIUMCR  (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 187
 188 /*-----------------------------------------------------------------------
 189  * TBSCR - Time Base Status and Control                         11-26
 190  *-----------------------------------------------------------------------
 191  * Clear Reference Interrupt Status, Timebase freezing enabled
 192  */
 193 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 194
 195 /*-----------------------------------------------------------------------
 196  * RTCSC - Real-Time Clock Status and Control Register          11-27
 197  *-----------------------------------------------------------------------
 198  */
 199 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 200
 201 /*-----------------------------------------------------------------------
 202  * PISCR - Periodic Interrupt Status and Control                11-31
 203  *-----------------------------------------------------------------------
 204  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 205  */
 206 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 207
 208 /*-----------------------------------------------------------------------
 209  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 210  *-----------------------------------------------------------------------
 211  * Reset PLL lock status sticky bit, timer expired status bit and timer
 212  * interrupt status bit
 213  *
 214  */
 215 #define CONFIG_SYS_PLPRCR       (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 216
 217 /*-----------------------------------------------------------------------
 218  * SCCR - System Clock and reset Control Register               15-27
 219  *-----------------------------------------------------------------------
 220  * Set clock output, timebase and RTC source and divider,
 221  * power management and some other internal clocks
 222  */
 223 #define SCCR_MASK       SCCR_EBDF11
 224 #define CONFIG_SYS_SCCR (SCCR_TBS     | \
 225                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 226                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 227                          SCCR_DFALCD00)
 228
 229 /*-----------------------------------------------------------------------
 230  * PCMCIA stuff
 231  *-----------------------------------------------------------------------
 232  *
 233  */
 234 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 235 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 236 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 237 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 238 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 239 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 240 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 241 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 242
 243 /*-----------------------------------------------------------------------
 244  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 245  *-----------------------------------------------------------------------
 246  */
 247
 248 #define CONFIG_IDE_PCCARD       0       /* **DON'T** Use IDE with PC Card Adapter       */
 249
 250 #undef  CONFIG_IDE_PCMCIA               /* Direct IDE    not supported  */
 251 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 252 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 253
 254 #define CONFIG_SYS_IDE_MAXBUS           0       /* max. no. of IDE buses                        */
 255 #define CONFIG_SYS_IDE_MAXDEVICE        0       /* max. no. of drives per IDE bus       */
 256
 257
 258 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 259
 260 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
 261
 262 /* Offset for data I/O                  */
 263 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 264
 265 /* Offset for normal register accesses  */
 266 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 267
 268 /* Offset for alternate registers       */
 269 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
 270
 271 /*-----------------------------------------------------------------------
 272  *
 273  *-----------------------------------------------------------------------
 274  *
 275  */
 276 /*#define       CONFIG_SYS_DER  0x2002000F*/
 277 #define CONFIG_SYS_DER  0
 278
 279 /*
 280  * Init Memory Controller:
 281  *
 282  * BR0/1 and OR0/1 (FLASH)
 283  */
 284
 285 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 286 #undef FLASH_BASE1_PRELIM
 287
 288 /* used to re-map FLASH both when starting from SRAM or FLASH:
 289  * restrict access enough to keep SRAM working (if any)
 290  * but not too much to meddle with FLASH accesses
 291  */
 292 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 293 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
 294
 295
 296 /*
 297  * FLASH timing:
 298  */
 299 /* 50 MHz CPU - 50 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 2, EHTR = 1 */
 300 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 301                                  OR_SCY_2_CLK | OR_EHTR | OR_BI)
 302 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 303 /*
 304 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_ACS_DIV2 | OR_BI | \
 305                                  OR_SCY_5_CLK | OR_EHTR)
 306 */
 307
 308 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 309 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 310 #ifdef CONFIG_MVS_16BIT_FLASH
 311 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 312 #else
 313 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_32 | BR_V )
 314 #endif
 315
 316 #undef CONFIG_SYS_OR1_REMAP
 317 #undef CONFIG_SYS_OR1_PRELIM
 318 #undef CONFIG_SYS_BR1_PRELIM
 319 /*
 320  * BR2/3 and OR2/3 (SDRAM)
 321  *
 322  */
 323 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 324 #undef SDRAM_BASE3_PRELIM
 325 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 326
 327 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 328 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00
 329
 330 #define CONFIG_SYS_OR2_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_SDRAM )
 331 #define CONFIG_SYS_BR2_PRELIM   ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 332
 333 #undef CONFIG_SYS_OR3_PRELIM
 334 #undef CONFIG_SYS_BR3_PRELIM
 335
 336
 337 /*
 338  * Memory Periodic Timer Prescaler
 339  *
 340  * The Divider for PTA (refresh timer) configuration is based on an
 341  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 342  * the number of chip selects (NCS) and the actually needed refresh
 343  * rate is done by setting MPTPR.
 344  *
 345  * PTA is calculated from
 346  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 347  *
 348  *      gclk      CPU clock (not bus clock!)
 349  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 350  *
 351  * 4096  Rows from SDRAM example configuration
 352  * 1000  factor s -> ms
 353  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 354  *    4  Number of refresh cycles per period
 355  *   64  Refresh cycle in ms per number of rows
 356  * --------------------------------------------
 357  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 358  *
 359  * 50 MHz => 50.000.000 / Divider =  98
 360  * 66 Mhz => 66.000.000 / Divider = 129
 361  * 80 Mhz => 80.000.000 / Divider = 156
 362  */
 363 #define CONFIG_SYS_MAMR_PTA              98
 364
 365 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 366 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 367 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 368
 369 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 370 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 371 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 372
 373 /*
 374  * MAMR settings for SDRAM
 375  */
 376
 377 /* 8 column SDRAM */
 378 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 379                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 380                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 381 /* 9 column SDRAM */
 382 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 383                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A7 |    \
 384                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 385
 386 #endif  /* __CONFIG_H */