include/configs/MPC8572DS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2007-2008,2010-2011 Freescale Semiconductor, Inc.
   4  */
   5
   6 /*
   7  * mpc8572ds board configuration file
   8  *
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #include "../board/freescale/common/ics307_clk.h"
  16
  17 #ifndef CONFIG_RESET_VECTOR_ADDRESS
  18 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
  19 #endif
  20
  21 #ifndef CONFIG_SYS_MONITOR_BASE
  22 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
  23 #endif
  24
  25 /* High Level Configuration Options */
  26
  27 #define CONFIG_PCIE1            1       /* PCIE controller 1 (slot 1) */
  28 #define CONFIG_PCIE2            1       /* PCIE controller 2 (slot 2) */
  29 #define CONFIG_PCIE3            1       /* PCIE controller 3 (ULI bridge) */
  30 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
  31 #define CONFIG_PCI_INDIRECT_BRIDGE 1    /* indirect PCI bridge support */
  32 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  33
  34 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk() /* sysclk for MPC85xx */
  35 #define CONFIG_DDR_CLK_FREQ     get_board_ddr_clk() /* ddrclk for MPC85xx */
  36 #define CONFIG_ICS307_REFCLK_HZ 33333000  /* ICS307 clock chip ref freq */
  37
  38 /*
  39  * These can be toggled for performance analysis, otherwise use default.
  40  */
  41 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  42 #define CONFIG_BTB                      /* toggle branch predition */
  43
  44 #define CONFIG_ENABLE_36BIT_PHYS        1
  45
  46 /*
  47  * Config the L2 Cache as L2 SRAM
  48  */
  49 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
  50 #ifdef CONFIG_PHYS_64BIT
  51 #define CONFIG_SYS_INIT_L2_ADDR_PHYS            0xff8f80000ull
  52 #else
  53 #define CONFIG_SYS_INIT_L2_ADDR_PHYS            CONFIG_SYS_INIT_L2_ADDR
  54 #endif
  55 #define CONFIG_SYS_L2_SIZE              (512 << 10)
  56 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
  57
  58 #define CONFIG_SYS_CCSRBAR              0xffe00000
  59 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  60
  61 #if defined(CONFIG_NAND_SPL)
  62 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
  63 #endif
  64
  65 /* DDR Setup */
  66 #define CONFIG_VERY_BIG_RAM
  67 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup */
  68 #define CONFIG_DDR_SPD
  69
  70 #define CONFIG_DDR_ECC
  71 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
  72 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  73
  74 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
  75 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  76
  77 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  78 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
  79
  80 /* I2C addresses of SPD EEPROMs */
  81 #define CONFIG_SYS_SPD_BUS_NUM          1       /* SPD EEPROMS locate on I2C bus 1 */
  82 #define SPD_EEPROM_ADDRESS1     0x51    /* CTLR 0 DIMM 0 */
  83 #define SPD_EEPROM_ADDRESS2     0x52    /* CTLR 1 DIMM 0 */
  84
  85 /* These are used when DDR doesn't use SPD.  */
  86 #define CONFIG_SYS_SDRAM_SIZE           512             /* DDR is 512MB */
  87 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000001F
  88 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80010202      /* Enable, no interleaving */
  89 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
  90 #define CONFIG_SYS_DDR_TIMING_0         0x00260802
  91 #define CONFIG_SYS_DDR_TIMING_1         0x626b2634
  92 #define CONFIG_SYS_DDR_TIMING_2         0x062874cf
  93 #define CONFIG_SYS_DDR_MODE_1           0x00440462
  94 #define CONFIG_SYS_DDR_MODE_2           0x00000000
  95 #define CONFIG_SYS_DDR_INTERVAL         0x0c300100
  96 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
  97 #define CONFIG_SYS_DDR_CLK_CTRL         0x00800000
  98 #define CONFIG_SYS_DDR_OCD_CTRL         0x00000000
  99 #define CONFIG_SYS_DDR_OCD_STATUS       0x00000000
 100 #define CONFIG_SYS_DDR_CONTROL          0xc3000008      /* Type = DDR2 */
 101 #define CONFIG_SYS_DDR_CONTROL2         0x24400000
 102
 103 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
 104 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
 105 #define CONFIG_SYS_DDR_SBE              0x00010000
 106
 107 /*
 108  * Make sure required options are set
 109  */
 110 #ifndef CONFIG_SPD_EEPROM
 111 #error ("CONFIG_SPD_EEPROM is required")
 112 #endif
 113
 114 /*
 115  * Memory map
 116  *
 117  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
 118  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
 119  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
 120  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
 121  *
 122  * Localbus cacheable (TBD)
 123  * 0xXXXX_XXXX  0xXXXX_XXXX     SRAM                    YZ M Cacheable
 124  *
 125  * Localbus non-cacheable
 126  * 0xe000_0000  0xe80f_ffff     Promjet/free            128M non-cacheable
 127  * 0xe800_0000  0xefff_ffff     FLASH                   128M non-cacheable
 128  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
 129  * 0xffdf_0000  0xffdf_7fff     PIXIS                   32K non-cacheable TLB0
 130  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
 131  * 0xffe0_0000  0xffef_ffff     CCSR                    1M non-cacheable
 132  */
 133
 134 /*
 135  * Local Bus Definitions
 136  */
 137 #define CONFIG_SYS_FLASH_BASE           0xe0000000      /* start of FLASH 128M */
 138 #ifdef CONFIG_PHYS_64BIT
 139 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfe0000000ull
 140 #else
 141 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 142 #endif
 143
 144 #define CONFIG_FLASH_BR_PRELIM \
 145         (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000) | BR_PS_16 | BR_V)
 146 #define CONFIG_FLASH_OR_PRELIM 0xf8000ff7
 147
 148 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | BR_PS_16 | BR_V)
 149 #define CONFIG_SYS_OR1_PRELIM   0xf8000ff7
 150
 151 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000, CONFIG_SYS_FLASH_BASE_PHYS}
 152 #define CONFIG_SYS_FLASH_QUIET_TEST
 153 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
 154
 155 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
 156 #define CONFIG_SYS_MAX_FLASH_SECT       1024            /* sectors per device */
 157 #undef  CONFIG_SYS_FLASH_CHECKSUM
 158 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000           /* Flash Erase Timeout (ms) */
 159 #define CONFIG_SYS_FLASH_WRITE_TOUT     500             /* Flash Write Timeout (ms) */
 160
 161 #undef CONFIG_SYS_RAMBOOT
 162
 163 #define CONFIG_SYS_FLASH_EMPTY_INFO
 164 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
 165
 166 #define CONFIG_HWCONFIG                 /* enable hwconfig */
 167 #define CONFIG_FSL_PIXIS        1       /* use common PIXIS code */
 168 #define PIXIS_BASE      0xffdf0000      /* PIXIS registers */
 169 #ifdef CONFIG_PHYS_64BIT
 170 #define PIXIS_BASE_PHYS 0xfffdf0000ull
 171 #else
 172 #define PIXIS_BASE_PHYS PIXIS_BASE
 173 #endif
 174
 175 #define CONFIG_SYS_BR3_PRELIM   (BR_PHYS_ADDR(PIXIS_BASE_PHYS) | BR_PS_8 | BR_V)
 176 #define CONFIG_SYS_OR3_PRELIM           0xffffeff7      /* 32KB but only 4k mapped */
 177
 178 #define PIXIS_ID                0x0     /* Board ID at offset 0 */
 179 #define PIXIS_VER               0x1     /* Board version at offset 1 */
 180 #define PIXIS_PVER              0x2     /* PIXIS FPGA version at offset 2 */
 181 #define PIXIS_CSR               0x3     /* PIXIS General control/status register */
 182 #define PIXIS_RST               0x4     /* PIXIS Reset Control register */
 183 #define PIXIS_PWR               0x5     /* PIXIS Power status register */
 184 #define PIXIS_AUX               0x6     /* Auxiliary 1 register */
 185 #define PIXIS_SPD               0x7     /* Register for SYSCLK speed */
 186 #define PIXIS_AUX2              0x8     /* Auxiliary 2 register */
 187 #define PIXIS_VCTL              0x10    /* VELA Control Register */
 188 #define PIXIS_VSTAT             0x11    /* VELA Status Register */
 189 #define PIXIS_VCFGEN0           0x12    /* VELA Config Enable 0 */
 190 #define PIXIS_VCFGEN1           0x13    /* VELA Config Enable 1 */
 191 #define PIXIS_VCORE0            0x14    /* VELA VCORE0 Register */
 192 #define PIXIS_VBOOT             0x16    /* VELA VBOOT Register */
 193 #define PIXIS_VBOOT_LBMAP       0xc0    /* VBOOT - CFG_LBMAP */
 194 #define PIXIS_VBOOT_LBMAP_NOR0  0x00    /* cfg_lbmap - boot from NOR 0 */
 195 #define PIXIS_VBOOT_LBMAP_PJET  0x01    /* cfg_lbmap - boot from projet */
 196 #define PIXIS_VBOOT_LBMAP_NAND  0x02    /* cfg_lbmap - boot from NAND */
 197 #define PIXIS_VBOOT_LBMAP_NOR1  0x03    /* cfg_lbmap - boot from NOR 1 */
 198 #define PIXIS_VSPEED0           0x17    /* VELA VSpeed 0 */
 199 #define PIXIS_VSPEED1           0x18    /* VELA VSpeed 1 */
 200 #define PIXIS_VSPEED2           0x19    /* VELA VSpeed 2 */
 201 #define PIXIS_VSYSCLK0          0x1C    /* VELA SYSCLK0 Register */
 202 #define PIXIS_VSYSCLK1          0x1D    /* VELA SYSCLK1 Register */
 203 #define PIXIS_VSYSCLK2          0x1E    /* VELA SYSCLK2 Register */
 204 #define PIXIS_VDDRCLK0          0x1F    /* VELA DDRCLK0 Register */
 205 #define PIXIS_VDDRCLK1          0x20    /* VELA DDRCLK1 Register */
 206 #define PIXIS_VDDRCLK2          0x21    /* VELA DDRCLK2 Register */
 207 #define PIXIS_VWATCH            0x24    /* Watchdog Register */
 208 #define PIXIS_LED               0x25    /* LED Register */
 209
 210 #define PIXIS_SPD_SYSCLK_MASK           0x7             /* SYSCLK option */
 211
 212 /* old pixis referenced names */
 213 #define PIXIS_VCLKH             0x19    /* VELA VCLKH register */
 214 #define PIXIS_VCLKL             0x1A    /* VELA VCLKL register */
 215 #define CONFIG_SYS_PIXIS_VBOOT_MASK     0xc0
 216 #define PIXIS_VSPEED2_TSEC1SER  0x8
 217 #define PIXIS_VSPEED2_TSEC2SER  0x4
 218 #define PIXIS_VSPEED2_TSEC3SER  0x2
 219 #define PIXIS_VSPEED2_TSEC4SER  0x1
 220 #define PIXIS_VCFGEN1_TSEC1SER  0x20
 221 #define PIXIS_VCFGEN1_TSEC2SER  0x20
 222 #define PIXIS_VCFGEN1_TSEC3SER  0x20
 223 #define PIXIS_VCFGEN1_TSEC4SER  0x20
 224 #define PIXIS_VSPEED2_MASK      (PIXIS_VSPEED2_TSEC1SER \
 225                                         | PIXIS_VSPEED2_TSEC2SER \
 226                                         | PIXIS_VSPEED2_TSEC3SER \
 227                                         | PIXIS_VSPEED2_TSEC4SER)
 228 #define PIXIS_VCFGEN1_MASK      (PIXIS_VCFGEN1_TSEC1SER \
 229                                         | PIXIS_VCFGEN1_TSEC2SER \
 230                                         | PIXIS_VCFGEN1_TSEC3SER \
 231                                         | PIXIS_VCFGEN1_TSEC4SER)
 232
 233 #define CONFIG_SYS_INIT_RAM_LOCK        1
 234 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
 235 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000      /* Size of used area in RAM */
 236
 237 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 238 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 239
 240 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
 241 #define CONFIG_SYS_MALLOC_LEN           (1024 * 1024)   /* Reserved for malloc */
 242
 243 #ifndef CONFIG_NAND_SPL
 244 #define CONFIG_SYS_NAND_BASE            0xffa00000
 245 #ifdef CONFIG_PHYS_64BIT
 246 #define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
 247 #else
 248 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 249 #endif
 250 #else
 251 #define CONFIG_SYS_NAND_BASE            0xfff00000
 252 #ifdef CONFIG_PHYS_64BIT
 253 #define CONFIG_SYS_NAND_BASE_PHYS       0xffff00000ull
 254 #else
 255 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 256 #endif
 257 #endif
 258
 259 #define CONFIG_SYS_NAND_BASE_LIST     { CONFIG_SYS_NAND_BASE,\
 260                                 CONFIG_SYS_NAND_BASE + 0x40000, \
 261                                 CONFIG_SYS_NAND_BASE + 0x80000,\
 262                                 CONFIG_SYS_NAND_BASE + 0xC0000}
 263 #define CONFIG_SYS_MAX_NAND_DEVICE    4
 264 #define CONFIG_NAND_FSL_ELBC    1
 265 #define CONFIG_SYS_NAND_BLOCK_SIZE    (128 * 1024)
 266 #define CONFIG_SYS_NAND_MAX_OOBFREE     5
 267 #define CONFIG_SYS_NAND_MAX_ECCPOS      56
 268
 269 /* NAND boot: 4K NAND loader config */
 270 #define CONFIG_SYS_NAND_SPL_SIZE        0x1000
 271 #define CONFIG_SYS_NAND_U_BOOT_SIZE     ((512 << 10) - 0x2000)
 272 #define CONFIG_SYS_NAND_U_BOOT_DST      (CONFIG_SYS_INIT_L2_ADDR)
 273 #define CONFIG_SYS_NAND_U_BOOT_START \
 274                 (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_NAND_SPL_SIZE)
 275 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (0)
 276 #define CONFIG_SYS_NAND_U_BOOT_RELOC    (CONFIG_SYS_INIT_L2_END - 0x2000)
 277 #define CONFIG_SYS_NAND_U_BOOT_RELOC_SP ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 278
 279 /* NAND flash config */
 280 #define CONFIG_SYS_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 281                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 282                                | BR_PS_8               /* Port Size = 8 bit */ \
 283                                | BR_MS_FCM             /* MSEL = FCM */ \
 284                                | BR_V)                 /* valid */
 285 #define CONFIG_SYS_NAND_OR_PRELIM  (0xFFFC0000        /* length 256K */ \
 286                                | OR_FCM_PGS            /* Large Page*/ \
 287                                | OR_FCM_CSCT \
 288                                | OR_FCM_CST \
 289                                | OR_FCM_CHT \
 290                                | OR_FCM_SCY_1 \
 291                                | OR_FCM_TRLX \
 292                                | OR_FCM_EHTR)
 293
 294 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM   /* NOR Base Address */
 295 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM   /* NOR Options */
 296 #define CONFIG_SYS_BR2_PRELIM  CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Address */
 297 #define CONFIG_SYS_OR2_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 298 #define CONFIG_SYS_BR4_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0x40000) \
 299                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 300                                | BR_PS_8               /* Port Size = 8 bit */ \
 301                                | BR_MS_FCM             /* MSEL = FCM */ \
 302                                | BR_V)                 /* valid */
 303 #define CONFIG_SYS_OR4_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 304 #define CONFIG_SYS_BR5_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0x80000)\
 305                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 306                                | BR_PS_8               /* Port Size = 8 bit */ \
 307                                | BR_MS_FCM             /* MSEL = FCM */ \
 308                                | BR_V)                 /* valid */
 309 #define CONFIG_SYS_OR5_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 310
 311 #define CONFIG_SYS_BR6_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0xc0000)\
 312                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 313                                | BR_PS_8               /* Port Size = 8 bit */ \
 314                                | BR_MS_FCM             /* MSEL = FCM */ \
 315                                | BR_V)                 /* valid */
 316 #define CONFIG_SYS_OR6_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 317
 318 /* Serial Port - controlled on board with jumper J8
 319  * open - index 2
 320  * shorted - index 1
 321  */
 322 #define CONFIG_SYS_NS16550_SERIAL
 323 #define CONFIG_SYS_NS16550_REG_SIZE     1
 324 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 325 #ifdef CONFIG_NAND_SPL
 326 #define CONFIG_NS16550_MIN_FUNCTIONS
 327 #endif
 328
 329 #define CONFIG_SYS_BAUDRATE_TABLE       \
 330         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 331
 332 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 333 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 334
 335 /* I2C */
 336 #define CONFIG_SYS_I2C
 337 #define CONFIG_SYS_I2C_FSL
 338 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 339 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 340 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 341 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
 342 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 343 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 344 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 345 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 346
 347 /*
 348  * I2C2 EEPROM
 349  */
 350 #define CONFIG_ID_EEPROM
 351 #ifdef CONFIG_ID_EEPROM
 352 #define CONFIG_SYS_I2C_EEPROM_NXID
 353 #endif
 354 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 355 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
 356 #define CONFIG_SYS_EEPROM_BUS_NUM       1
 357
 358 /*
 359  * General PCI
 360  * Memory space is mapped 1-1, but I/O space must start from 0.
 361  */
 362
 363 /* controller 3, direct to uli, tgtid 3, Base address 8000 */
 364 #define CONFIG_SYS_PCIE3_NAME           "ULI"
 365 #define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
 366 #ifdef CONFIG_PHYS_64BIT
 367 #define CONFIG_SYS_PCIE3_MEM_BUS        0xe0000000
 368 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xc00000000ull
 369 #else
 370 #define CONFIG_SYS_PCIE3_MEM_BUS        0x80000000
 371 #define CONFIG_SYS_PCIE3_MEM_PHYS       0x80000000
 372 #endif
 373 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
 374 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
 375 #define CONFIG_SYS_PCIE3_IO_BUS 0x00000000
 376 #ifdef CONFIG_PHYS_64BIT
 377 #define CONFIG_SYS_PCIE3_IO_PHYS        0xfffc00000ull
 378 #else
 379 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc00000
 380 #endif
 381 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
 382
 383 /* controller 2, Slot 2, tgtid 2, Base address 9000 */
 384 #define CONFIG_SYS_PCIE2_NAME           "Slot 1"
 385 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 386 #ifdef CONFIG_PHYS_64BIT
 387 #define CONFIG_SYS_PCIE2_MEM_BUS        0xe0000000
 388 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 389 #else
 390 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 391 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 392 #endif
 393 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 394 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 395 #define CONFIG_SYS_PCIE2_IO_BUS 0x00000000
 396 #ifdef CONFIG_PHYS_64BIT
 397 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 398 #else
 399 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 400 #endif
 401 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 402
 403 /* controller 1, Slot 1, tgtid 1, Base address a000 */
 404 #define CONFIG_SYS_PCIE1_NAME           "Slot 2"
 405 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
 406 #ifdef CONFIG_PHYS_64BIT
 407 #define CONFIG_SYS_PCIE1_MEM_BUS        0xe0000000
 408 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc40000000ull
 409 #else
 410 #define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
 411 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc0000000
 412 #endif
 413 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 414 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
 415 #define CONFIG_SYS_PCIE1_IO_BUS 0x00000000
 416 #ifdef CONFIG_PHYS_64BIT
 417 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc20000ull
 418 #else
 419 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc20000
 420 #endif
 421 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 422
 423 #if defined(CONFIG_PCI)
 424
 425 /*PCIE video card used*/
 426 #define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE1_IO_VIRT
 427
 428 /* video */
 429
 430 #if defined(CONFIG_VIDEO)
 431 #define CONFIG_BIOSEMU
 432 #define CONFIG_ATI_RADEON_FB
 433 #define CONFIG_VIDEO_LOGO
 434 #define CONFIG_SYS_ISA_IO_BASE_ADDRESS VIDEO_IO_OFFSET
 435 #endif
 436
 437
 438 #ifndef CONFIG_PCI_PNP
 439         #define PCI_ENET0_IOADDR        CONFIG_SYS_PCIE3_IO_BUS
 440         #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCIE3_IO_BUS
 441         #define PCI_IDSEL_NUMBER        0x11    /* IDSEL = AD11 */
 442 #endif
 443
 444 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 445
 446 #ifdef CONFIG_SCSI_AHCI
 447 #define CONFIG_SATA_ULI5288
 448 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     4
 449 #define CONFIG_SYS_SCSI_MAX_LUN 1
 450 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * CONFIG_SYS_SCSI_MAX_LUN)
 451 #endif /* SCSI */
 452
 453 #endif  /* CONFIG_PCI */
 454
 455 #if defined(CONFIG_TSEC_ENET)
 456
 457 #define CONFIG_MII_DEFAULT_TSEC 1       /* Allow unregistered phys */
 458 #define CONFIG_TSEC1    1
 459 #define CONFIG_TSEC1_NAME       "eTSEC1"
 460 #define CONFIG_TSEC2    1
 461 #define CONFIG_TSEC2_NAME       "eTSEC2"
 462 #define CONFIG_TSEC3    1
 463 #define CONFIG_TSEC3_NAME       "eTSEC3"
 464 #define CONFIG_TSEC4    1
 465 #define CONFIG_TSEC4_NAME       "eTSEC4"
 466
 467 #define CONFIG_PIXIS_SGMII_CMD
 468 #define CONFIG_FSL_SGMII_RISER  1
 469 #define SGMII_RISER_PHY_OFFSET  0x1c
 470
 471 #ifdef CONFIG_FSL_SGMII_RISER
 472 #define CONFIG_SYS_TBIPA_VALUE          0x10 /* avoid conflict with eTSEC4 paddr */
 473 #endif
 474
 475 #define TSEC1_PHY_ADDR          0
 476 #define TSEC2_PHY_ADDR          1
 477 #define TSEC3_PHY_ADDR          2
 478 #define TSEC4_PHY_ADDR          3
 479
 480 #define TSEC1_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 481 #define TSEC2_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 482 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 483 #define TSEC4_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 484
 485 #define TSEC1_PHYIDX            0
 486 #define TSEC2_PHYIDX            0
 487 #define TSEC3_PHYIDX            0
 488 #define TSEC4_PHYIDX            0
 489
 490 #define CONFIG_ETHPRIME         "eTSEC1"
 491 #endif  /* CONFIG_TSEC_ENET */
 492
 493 /*
 494  * Environment
 495  */
 496
 497 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 498 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 499
 500 /*
 501  * USB
 502  */
 503
 504 #ifdef CONFIG_USB_EHCI_HCD
 505 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 506 #define CONFIG_PCI_EHCI_DEVICE                  0
 507 #endif
 508
 509 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 510
 511 /*
 512  * Miscellaneous configurable options
 513  */
 514 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 515
 516 /*
 517  * For booting Linux, the board info and command line data
 518  * have to be in the first 64 MB of memory, since this is
 519  * the maximum mapped by the Linux kernel during initialization.
 520  */
 521 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 522 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 523
 524 #if defined(CONFIG_CMD_KGDB)
 525 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 526 #endif
 527
 528 /*
 529  * Environment Configuration
 530  */
 531 #if defined(CONFIG_TSEC_ENET)
 532 #define CONFIG_HAS_ETH0
 533 #define CONFIG_HAS_ETH1
 534 #define CONFIG_HAS_ETH2
 535 #define CONFIG_HAS_ETH3
 536 #endif
 537
 538 #define CONFIG_IPADDR           192.168.1.254
 539
 540 #define CONFIG_HOSTNAME         "unknown"
 541 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 542 #define CONFIG_BOOTFILE         "uImage"
 543 #define CONFIG_UBOOTPATH        u-boot.bin      /* U-Boot image on TFTP server */
 544
 545 #define CONFIG_SERVERIP         192.168.1.1
 546 #define CONFIG_GATEWAYIP        192.168.1.1
 547 #define CONFIG_NETMASK          255.255.255.0
 548
 549 /* default location for tftp and bootm */
 550 #define CONFIG_LOADADDR         1000000
 551
 552 #define CONFIG_EXTRA_ENV_SETTINGS                               \
 553 "hwconfig=fsl_ddr:ctlr_intlv=bank,bank_intlv=cs0_cs1,ecc=off\0"         \
 554 "netdev=eth0\0"                                         \
 555 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"                             \
 556 "tftpflash=tftpboot $loadaddr $uboot; "                 \
 557         "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
 558                 " +$filesize; " \
 559         "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
 560                 " +$filesize; " \
 561         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
 562                 " $filesize; "  \
 563         "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
 564                 " +$filesize; " \
 565         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
 566                 " $filesize\0"  \
 567 "consoledev=ttyS0\0"                            \
 568 "ramdiskaddr=2000000\0"                 \
 569 "ramdiskfile=8572ds/ramdisk.uboot\0"            \
 570 "fdtaddr=1e00000\0"                             \
 571 "fdtfile=8572ds/mpc8572ds.dtb\0"                \
 572 "bdev=sda3\0"
 573
 574 #define CONFIG_HDBOOT                           \
 575  "setenv bootargs root=/dev/$bdev rw "          \
 576  "console=$consoledev,$baudrate $othbootargs;"  \
 577  "tftp $loadaddr $bootfile;"                    \
 578  "tftp $fdtaddr $fdtfile;"                      \
 579  "bootm $loadaddr - $fdtaddr"
 580
 581 #define CONFIG_NFSBOOTCOMMAND           \
 582  "setenv bootargs root=/dev/nfs rw "    \
 583  "nfsroot=$serverip:$rootpath "         \
 584  "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 585  "console=$consoledev,$baudrate $othbootargs;"  \
 586  "tftp $loadaddr $bootfile;"            \
 587  "tftp $fdtaddr $fdtfile;"              \
 588  "bootm $loadaddr - $fdtaddr"
 589
 590 #define CONFIG_RAMBOOTCOMMAND           \
 591  "setenv bootargs root=/dev/ram rw "    \
 592  "console=$consoledev,$baudrate $othbootargs;"  \
 593  "tftp $ramdiskaddr $ramdiskfile;"      \
 594  "tftp $loadaddr $bootfile;"            \
 595  "tftp $fdtaddr $fdtfile;"              \
 596  "bootm $loadaddr $ramdiskaddr $fdtaddr"
 597
 598 #define CONFIG_BOOTCOMMAND              CONFIG_HDBOOT
 599
 600 #endif  /* __CONFIG_H */