include/configs/MPC8560ADS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2004, 2011 Freescale Semiconductor.
   4  * (C) Copyright 2002,2003 Motorola,Inc.
   5  * Xianghua Xiao <X.Xiao@motorola.com>
   6  */
   7
   8 /*
   9  * mpc8560ads board configuration file
  10  *
  11  * Please refer to doc/README.mpc85xx for more info.
  12  *
  13  * Make sure you change the MAC address and other network params first,
  14  * search for CONFIG_SERVERIP, etc. in this file.
  15  */
  16
  17 #ifndef __CONFIG_H
  18 #define __CONFIG_H
  19
  20 #include <linux/delay.h>
  21
  22 /* High Level Configuration Options */
  23 #define CONFIG_CPM2             1       /* has CPM2 */
  24
  25 /*
  26  * default CCARBAR is at 0xff700000
  27  * assume U-Boot is less than 0.5MB
  28  */
  29
  30 #define CONFIG_RESET_PHY_R      1       /* Call reset_phy() */
  31
  32 /*
  33  * sysclk for MPC85xx
  34  *
  35  * Two valid values are:
  36  *    33000000
  37  *    66000000
  38  *
  39  * Most PCI cards are still 33Mhz, so in the presence of PCI, 33MHz
  40  * is likely the desired value here, so that is now the default.
  41  * The board, however, can run at 66MHz.  In any event, this value
  42  * must match the settings of some switches.  Details can be found
  43  * in the README.mpc85xxads.
  44  */
  45
  46 /*
  47  * These can be toggled for performance analysis, otherwise use default.
  48  */
  49 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  50 #define CONFIG_BTB                      /* toggle branch predition */
  51
  52 #define CONFIG_SYS_INIT_DBCR DBCR_IDM           /* Enable Debug Exceptions */
  53
  54 #define CONFIG_SYS_CCSRBAR              0xe0000000
  55 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  56
  57 /* DDR Setup */
  58 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  59
  60 #define CONFIG_MEM_INIT_VALUE           0xDeadBeef
  61
  62 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
  63 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  64
  65 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  66 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
  67
  68 /* I2C addresses of SPD EEPROMs */
  69 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
  70
  71 /* These are used when DDR doesn't use SPD.  */
  72 #define CONFIG_SYS_SDRAM_SIZE   128             /* DDR is 128MB */
  73 #define CONFIG_SYS_DDR_CS0_BNDS 0x00000007      /* 0-128MB */
  74 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80000002
  75 #define CONFIG_SYS_DDR_TIMING_1 0x37344321
  76 #define CONFIG_SYS_DDR_TIMING_2 0x00000800      /* P9-45,may need tuning */
  77 #define CONFIG_SYS_DDR_CONTROL          0xc2000000      /* unbuffered,no DYN_PWR */
  78 #define CONFIG_SYS_DDR_MODE             0x00000062      /* DLL,normal,seq,4/2.5 */
  79 #define CONFIG_SYS_DDR_INTERVAL 0x05200100      /* autocharge,no open page */
  80
  81 /*
  82  * SDRAM on the Local Bus
  83  */
  84 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
  85 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
  86
  87 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
  88
  89 #define CONFIG_SYS_MAX_FLASH_BANKS      1               /* number of banks */
  90 #define CONFIG_SYS_MAX_FLASH_SECT       64              /* sectors per device */
  91 #undef  CONFIG_SYS_FLASH_CHECKSUM
  92 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
  93 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
  94
  95 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
  96
  97 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
  98 #define CONFIG_SYS_RAMBOOT
  99 #else
 100 #undef  CONFIG_SYS_RAMBOOT
 101 #endif
 102
 103 #define CONFIG_SYS_FLASH_EMPTY_INFO
 104
 105 /*
 106  * Local Bus Definitions
 107  */
 108
 109 /*
 110  * Base Register 2 and Option Register 2 configure SDRAM.
 111  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 112  *
 113  * For BR2, need:
 114  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 115  *    port-size = 32-bits = BR2[19:20] = 11
 116  *    no parity checking = BR2[21:22] = 00
 117  *    SDRAM for MSEL = BR2[24:26] = 011
 118  *    Valid = BR[31] = 1
 119  *
 120  * 0    4    8    12   16   20   24   28
 121  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 122  *
 123  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
 124  * FIXME: the top 17 bits of BR2.
 125  */
 126
 127 /*
 128  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 129  *
 130  * For OR2, need:
 131  *    64MB mask for AM, OR2[0:7] = 1111 1100
 132  *                 XAM, OR2[17:18] = 11
 133  *    9 columns OR2[19-21] = 010
 134  *    13 rows   OR2[23-25] = 100
 135  *    EAD set for extra time OR[31] = 1
 136  *
 137  * 0    4    8    12   16   20   24   28
 138  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 139  */
 140
 141 #define CONFIG_SYS_LBC_LCRR             0x00030004    /* LB clock ratio reg */
 142 #define CONFIG_SYS_LBC_LBCR             0x00000000    /* LB config reg */
 143 #define CONFIG_SYS_LBC_LSRT             0x20000000    /* LB sdram refresh timer */
 144 #define CONFIG_SYS_LBC_MRTPR            0x20000000    /* LB refresh timer prescal*/
 145
 146 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_BSMA1516        \
 147                                 | LSDMR_RFCR5           \
 148                                 | LSDMR_PRETOACT3       \
 149                                 | LSDMR_ACTTORW3        \
 150                                 | LSDMR_BL8             \
 151                                 | LSDMR_WRC2            \
 152                                 | LSDMR_CL3             \
 153                                 | LSDMR_RFEN            \
 154                                 )
 155
 156 /*
 157  * SDRAM Controller configuration sequence.
 158  */
 159 #define CONFIG_SYS_LBC_LSDMR_1  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_PCHALL)
 160 #define CONFIG_SYS_LBC_LSDMR_2  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
 161 #define CONFIG_SYS_LBC_LSDMR_3  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
 162 #define CONFIG_SYS_LBC_LSDMR_4  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_MRW)
 163 #define CONFIG_SYS_LBC_LSDMR_5  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_NORMAL)
 164
 165 /*
 166  * 32KB, 8-bit wide for ADS config reg
 167  */
 168 #define CONFIG_SYS_BCSR         (CONFIG_SYS_BR4_PRELIM & 0xffff8000)
 169
 170 #define CONFIG_SYS_INIT_RAM_LOCK        1
 171 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 172 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
 173
 174 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 175 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 176
 177 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Mon */
 178
 179 /* Serial Port */
 180 #define CONFIG_CONS_ON_SCC      /* define if console on SCC */
 181
 182 #define CONFIG_SYS_BAUDRATE_TABLE  \
 183         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 184
 185 /*
 186  * I2C
 187  */
 188 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 189
 190 /* RapidIO MMU */
 191 #define CONFIG_SYS_RIO_MEM_VIRT 0xc0000000      /* base address */
 192 #define CONFIG_SYS_RIO_MEM_BUS  0xc0000000      /* base address */
 193 #define CONFIG_SYS_RIO_MEM_PHYS 0xc0000000
 194 #define CONFIG_SYS_RIO_MEM_SIZE 0x20000000      /* 128M */
 195
 196 /*
 197  * General PCI
 198  * Memory space is mapped 1-1, but I/O space must start from 0.
 199  */
 200 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
 201 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
 202 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
 203 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 204 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
 205 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
 206 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
 207 #define CONFIG_SYS_PCI1_IO_SIZE 0x100000        /* 1M */
 208
 209 #if defined(CONFIG_PCI)
 210
 211 #if !defined(CONFIG_PCI_PNP)
 212     #define PCI_ENET0_IOADDR    0xe0000000
 213     #define PCI_ENET0_MEMADDR   0xe0000000
 214     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
 215 #endif
 216
 217 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 218
 219 #endif  /* CONFIG_PCI */
 220
 221 #ifdef CONFIG_TSEC_ENET
 222
 223 #define CONFIG_TSEC1    1
 224 #define CONFIG_TSEC1_NAME       "TSEC0"
 225 #define CONFIG_TSEC2    1
 226 #define CONFIG_TSEC2_NAME       "TSEC1"
 227 #define TSEC1_PHY_ADDR          0
 228 #define TSEC2_PHY_ADDR          1
 229 #define TSEC1_PHYIDX            0
 230 #define TSEC2_PHYIDX            0
 231 #define TSEC1_FLAGS             TSEC_GIGABIT
 232 #define TSEC2_FLAGS             TSEC_GIGABIT
 233
 234 /* Options are: TSEC[0-1] */
 235 #define CONFIG_ETHPRIME         "TSEC0"
 236
 237 #endif /* CONFIG_TSEC_ENET */
 238
 239 /*
 240  * Environment
 241  */
 242
 243 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 244 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 245
 246 /*
 247  * BOOTP options
 248  */
 249 #define CONFIG_BOOTP_BOOTFILESIZE
 250
 251 /*
 252  * Miscellaneous configurable options
 253  */
 254
 255 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 256
 257 /*
 258  * For booting Linux, the board info and command line data
 259  * have to be in the first 64 MB of memory, since this is
 260  * the maximum mapped by the Linux kernel during initialization.
 261  */
 262 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 263 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 264
 265 /*
 266  * Environment Configuration
 267  */
 268 #if defined(CONFIG_TSEC_ENET)
 269 #define CONFIG_HAS_ETH0
 270 #define CONFIG_HAS_ETH1
 271 #define CONFIG_HAS_ETH2
 272 #define CONFIG_HAS_ETH3
 273 #endif
 274
 275 #define CONFIG_IPADDR    192.168.1.253
 276
 277 #define CONFIG_HOSTNAME         "unknown"
 278 #define CONFIG_ROOTPATH         "/nfsroot"
 279 #define CONFIG_BOOTFILE         "your.uImage"
 280
 281 #define CONFIG_SERVERIP  192.168.1.1
 282 #define CONFIG_GATEWAYIP 192.168.1.1
 283 #define CONFIG_NETMASK   255.255.255.0
 284
 285 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 286         "netdev=eth0\0"                                                 \
 287         "consoledev=ttyCPM\0"                                           \
 288         "ramdiskaddr=1000000\0"                                         \
 289         "ramdiskfile=your.ramdisk.u-boot\0"                             \
 290         "fdtaddr=400000\0"                                              \
 291         "fdtfile=mpc8560ads.dtb\0"
 292
 293 #endif  /* __CONFIG_H */