include/configs/MPC8548CDS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2004, 2007, 2010-2011 Freescale Semiconductor.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * mpc8548cds board configuration file
   9  *
  10  * Please refer to doc/README.mpc85xxcds for more info.
  11  *
  12  */
  13 #ifndef __CONFIG_H
  14 #define __CONFIG_H
  15
  16 #define CONFIG_SYS_SRIO
  17 #define CONFIG_SRIO1                    /* SRIO port 1 */
  18
  19 #define CONFIG_PCI1             /* PCI controller 1 */
  20 #define CONFIG_PCIE1            /* PCIE controller 1 (slot 1) */
  21 #undef CONFIG_PCI2
  22
  23 #define CONFIG_INTERRUPTS               /* enable pci, srio, ddr interrupts */
  24
  25 #ifndef __ASSEMBLY__
  26 #include <linux/stringify.h>
  27 #endif
  28
  29 /*
  30  * These can be toggled for performance analysis, otherwise use default.
  31  */
  32 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  33
  34 /*
  35  * Only possible on E500 Version 2 or newer cores.
  36  */
  37 #define CONFIG_ENABLE_36BIT_PHYS        1
  38
  39 #define CONFIG_SYS_CCSRBAR              0xe0000000
  40 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  41
  42 /* DDR Setup */
  43 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  44
  45 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  46
  47 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
  48 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  49
  50 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  51 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
  52
  53 /* I2C addresses of SPD EEPROMs */
  54 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
  55
  56 /* Make sure required options are set */
  57 #ifndef CONFIG_SPD_EEPROM
  58 #error ("CONFIG_SPD_EEPROM is required")
  59 #endif
  60
  61 /*
  62  * Physical Address Map
  63  *
  64  * 32bit:
  65  * 0x0000_0000  0x7fff_ffff     DDR                     2G      cacheable
  66  * 0x8000_0000  0x9fff_ffff     PCI1 MEM                512M    cacheable
  67  * 0xa000_0000  0xbfff_ffff     PCIe MEM                512M    cacheable
  68  * 0xc000_0000  0xdfff_ffff     RapidIO                 512M    cacheable
  69  * 0xe000_0000  0xe00f_ffff     CCSR                    1M      non-cacheable
  70  * 0xe200_0000  0xe20f_ffff     PCI1 IO                 1M      non-cacheable
  71  * 0xe300_0000  0xe30f_ffff     PCIe IO                 1M      non-cacheable
  72  * 0xf000_0000  0xf3ff_ffff     SDRAM                   64M     cacheable
  73  * 0xf800_0000  0xf80f_ffff     NVRAM/CADMUS            1M      non-cacheable
  74  * 0xff00_0000  0xff7f_ffff     FLASH (2nd bank)        8M      non-cacheable
  75  * 0xff80_0000  0xffff_ffff     FLASH (boot bank)       8M      non-cacheable
  76  *
  77  * 36bit:
  78  * 0x00000_0000 0x07fff_ffff    DDR                     2G      cacheable
  79  * 0xc0000_0000 0xc1fff_ffff    PCI1 MEM                512M    cacheable
  80  * 0xc2000_0000 0xc3fff_ffff    PCIe MEM                512M    cacheable
  81  * 0xc4000_0000 0xc5fff_ffff    RapidIO                 512M    cacheable
  82  * 0xfe000_0000 0xfe00f_ffff    CCSR                    1M      non-cacheable
  83  * 0xfe200_0000 0xfe20f_ffff    PCI1 IO                 1M      non-cacheable
  84  * 0xfe300_0000 0xfe30f_ffff    PCIe IO                 1M      non-cacheable
  85  * 0xff000_0000 0xff3ff_ffff    SDRAM                   64M     cacheable
  86  * 0xff800_0000 0xff80f_ffff    NVRAM/CADMUS            1M      non-cacheable
  87  * 0xfff00_0000 0xfff7f_ffff    FLASH (2nd bank)        8M      non-cacheable
  88  * 0xfff80_0000 0xfffff_ffff    FLASH (boot bank)       8M      non-cacheable
  89  *
  90  */
  91
  92 /*
  93  * Local Bus Definitions
  94  */
  95
  96 /*
  97  * FLASH on the Local Bus
  98  * Two banks, 8M each, using the CFI driver.
  99  * Boot from BR0/OR0 bank at 0xff00_0000
 100  * Alternate BR1/OR1 bank at 0xff80_0000
 101  *
 102  * BR0, BR1:
 103  *    Base address 0 = 0xff00_0000 = BR0[0:16] = 1111 1111 0000 0000 0
 104  *    Base address 1 = 0xff80_0000 = BR1[0:16] = 1111 1111 1000 0000 0
 105  *    Port Size = 16 bits = BRx[19:20] = 10
 106  *    Use GPCM = BRx[24:26] = 000
 107  *    Valid = BRx[31] = 1
 108  *
 109  * 0    4    8    12   16   20   24   28
 110  * 1111 1111 1000 0000 0001 0000 0000 0001 = ff801001    BR0
 111  * 1111 1111 0000 0000 0001 0000 0000 0001 = ff001001    BR1
 112  *
 113  * OR0, OR1:
 114  *    Addr Mask = 8M = ORx[0:16] = 1111 1111 1000 0000 0
 115  *    Reserved ORx[17:18] = 11, confusion here?
 116  *    CSNT = ORx[20] = 1
 117  *    ACS = half cycle delay = ORx[21:22] = 11
 118  *    SCY = 6 = ORx[24:27] = 0110
 119  *    TRLX = use relaxed timing = ORx[29] = 1
 120  *    EAD = use external address latch delay = OR[31] = 1
 121  *
 122  * 0    4    8    12   16   20   24   28
 123  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    ORx
 124  */
 125
 126 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
 127 #ifdef CONFIG_PHYS_64BIT
 128 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfff000000ull
 129 #else
 130 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 131 #endif
 132
 133 #define CONFIG_SYS_FLASH_BANKS_LIST \
 134         {CONFIG_SYS_FLASH_BASE_PHYS + 0x800000, CONFIG_SYS_FLASH_BASE_PHYS}
 135 #define CONFIG_SYS_MAX_FLASH_SECT       128             /* sectors per device */
 136 #undef  CONFIG_SYS_FLASH_CHECKSUM
 137 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 138 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 139
 140 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 141
 142 #define CONFIG_SYS_FLASH_EMPTY_INFO
 143
 144 #define CONFIG_HWCONFIG                 /* enable hwconfig */
 145
 146 /*
 147  * SDRAM on the Local Bus
 148  */
 149 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
 150 #ifdef CONFIG_PHYS_64BIT
 151 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  0xff0000000ull
 152 #else
 153 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  CONFIG_SYS_LBC_SDRAM_BASE
 154 #endif
 155 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
 156
 157 /*
 158  * Base Register 2 and Option Register 2 configure SDRAM.
 159  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 160  *
 161  * For BR2, need:
 162  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 163  *    port-size = 32-bits = BR2[19:20] = 11
 164  *    no parity checking = BR2[21:22] = 00
 165  *    SDRAM for MSEL = BR2[24:26] = 011
 166  *    Valid = BR[31] = 1
 167  *
 168  * 0    4    8    12   16   20   24   28
 169  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 170  *
 171  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
 172  * FIXME: the top 17 bits of BR2.
 173  */
 174
 175 /*
 176  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 177  *
 178  * For OR2, need:
 179  *    64MB mask for AM, OR2[0:7] = 1111 1100
 180  *                 XAM, OR2[17:18] = 11
 181  *    9 columns OR2[19-21] = 010
 182  *    13 rows   OR2[23-25] = 100
 183  *    EAD set for extra time OR[31] = 1
 184  *
 185  * 0    4    8    12   16   20   24   28
 186  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 187  */
 188
 189 #define CONFIG_SYS_LBC_LCRR             0x00030004      /* LB clock ratio reg */
 190 #define CONFIG_SYS_LBC_LBCR             0x00000000      /* LB config reg */
 191 #define CONFIG_SYS_LBC_LSRT             0x20000000      /* LB sdram refresh timer */
 192 #define CONFIG_SYS_LBC_MRTPR            0x00000000      /* LB refresh timer prescal*/
 193
 194 /*
 195  * Common settings for all Local Bus SDRAM commands.
 196  * At run time, either BSMA1516 (for CPU 1.1)
 197  *                  or BSMA1617 (for CPU 1.0) (old)
 198  * is OR'ed in too.
 199  */
 200 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
 201                                 | LSDMR_PRETOACT7       \
 202                                 | LSDMR_ACTTORW7        \
 203                                 | LSDMR_BL8             \
 204                                 | LSDMR_WRC4            \
 205                                 | LSDMR_CL3             \
 206                                 | LSDMR_RFEN            \
 207                                 )
 208
 209 /*
 210  * The CADMUS registers are connected to CS3 on CDS.
 211  * The new memory map places CADMUS at 0xf8000000.
 212  *
 213  * For BR3, need:
 214  *    Base address of 0xf8000000 = BR[0:16] = 1111 1000 0000 0000 0
 215  *    port-size = 8-bits  = BR[19:20] = 01
 216  *    no parity checking  = BR[21:22] = 00
 217  *    GPMC for MSEL       = BR[24:26] = 000
 218  *    Valid               = BR[31]    = 1
 219  *
 220  * 0    4    8    12   16   20   24   28
 221  * 1111 1000 0000 0000 0000 1000 0000 0001 = f8000801
 222  *
 223  * For OR3, need:
 224  *    1 MB mask for AM,   OR[0:16]  = 1111 1111 1111 0000 0
 225  *    disable buffer ctrl OR[19]    = 0
 226  *    CSNT                OR[20]    = 1
 227  *    ACS                 OR[21:22] = 11
 228  *    XACS                OR[23]    = 1
 229  *    SCY 15 wait states  OR[24:27] = 1111      max is suboptimal but safe
 230  *    SETA                OR[28]    = 0
 231  *    TRLX                OR[29]    = 1
 232  *    EHTR                OR[30]    = 1
 233  *    EAD extra time      OR[31]    = 1
 234  *
 235  * 0    4    8    12   16   20   24   28
 236  * 1111 1111 1111 0000 0000 1111 1111 0111 = fff00ff7
 237  */
 238
 239 #define CONFIG_FSL_CADMUS
 240
 241 #define CADMUS_BASE_ADDR 0xf8000000
 242 #ifdef CONFIG_PHYS_64BIT
 243 #define CADMUS_BASE_ADDR_PHYS   0xff8000000ull
 244 #else
 245 #define CADMUS_BASE_ADDR_PHYS   CADMUS_BASE_ADDR
 246 #endif
 247
 248 #define CONFIG_SYS_INIT_RAM_LOCK        1
 249 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 250 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
 251
 252 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 253 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 254
 255 #define CONFIG_SYS_MONITOR_LEN          (512 * 1024)
 256
 257 /* Serial Port */
 258 #define CONFIG_SYS_NS16550_SERIAL
 259 #define CONFIG_SYS_NS16550_REG_SIZE     1
 260 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 261
 262 #define CONFIG_SYS_BAUDRATE_TABLE \
 263         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 264
 265 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 266 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 267
 268 /*
 269  * I2C
 270  */
 271 #if !CONFIG_IS_ENABLED(DM_I2C)
 272 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 273 #else
 274 #define CONFIG_SYS_SPD_BUS_NUM 0
 275 #endif
 276
 277 /* EEPROM */
 278 #define CONFIG_SYS_I2C_EEPROM_CCID
 279
 280 /*
 281  * General PCI
 282  * Memory space is mapped 1-1, but I/O space must start from 0.
 283  */
 284 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
 285 #ifdef CONFIG_PHYS_64BIT
 286 #define CONFIG_SYS_PCI1_MEM_BUS         0xe0000000
 287 #define CONFIG_SYS_PCI1_MEM_PHYS        0xc00000000ull
 288 #else
 289 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
 290 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
 291 #endif
 292 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 293 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
 294 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
 295 #ifdef CONFIG_PHYS_64BIT
 296 #define CONFIG_SYS_PCI1_IO_PHYS 0xfe2000000ull
 297 #else
 298 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
 299 #endif
 300 #define CONFIG_SYS_PCI1_IO_SIZE 0x00100000      /* 1M */
 301
 302 #ifdef CONFIG_PCIE1
 303 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xa0000000
 304 #ifdef CONFIG_PHYS_64BIT
 305 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc20000000ull
 306 #else
 307 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xa0000000
 308 #endif
 309 #define CONFIG_SYS_PCIE1_IO_VIRT        0xe3000000
 310 #ifdef CONFIG_PHYS_64BIT
 311 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfe3000000ull
 312 #else
 313 #define CONFIG_SYS_PCIE1_IO_PHYS        0xe3000000
 314 #endif
 315 #endif
 316
 317 /*
 318  * RapidIO MMU
 319  */
 320 #define CONFIG_SYS_SRIO1_MEM_VIRT       0xc0000000
 321 #ifdef CONFIG_PHYS_64BIT
 322 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc40000000ull
 323 #else
 324 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc0000000
 325 #endif
 326 #define CONFIG_SYS_SRIO1_MEM_SIZE       0x20000000      /* 512M */
 327
 328 #ifdef CONFIG_LEGACY
 329 #define BRIDGE_ID 17
 330 #define VIA_ID 2
 331 #else
 332 #define BRIDGE_ID 28
 333 #define VIA_ID 4
 334 #endif
 335
 336 #if defined(CONFIG_PCI)
 337 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 338 #endif  /* CONFIG_PCI */
 339
 340 #if defined(CONFIG_TSEC_ENET)
 341
 342 #define CONFIG_TSEC1    1
 343 #define CONFIG_TSEC1_NAME       "eTSEC0"
 344 #define CONFIG_TSEC2    1
 345 #define CONFIG_TSEC2_NAME       "eTSEC1"
 346 #define CONFIG_TSEC3    1
 347 #define CONFIG_TSEC3_NAME       "eTSEC2"
 348 #define CONFIG_TSEC4
 349 #define CONFIG_TSEC4_NAME       "eTSEC3"
 350 #undef CONFIG_MPC85XX_FEC
 351
 352 #define TSEC1_PHY_ADDR          0
 353 #define TSEC2_PHY_ADDR          1
 354 #define TSEC3_PHY_ADDR          2
 355 #define TSEC4_PHY_ADDR          3
 356
 357 #define TSEC1_PHYIDX            0
 358 #define TSEC2_PHYIDX            0
 359 #define TSEC3_PHYIDX            0
 360 #define TSEC4_PHYIDX            0
 361 #define TSEC1_FLAGS             TSEC_GIGABIT
 362 #define TSEC2_FLAGS             TSEC_GIGABIT
 363 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 364 #define TSEC4_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 365
 366 /* Options are: eTSEC[0-3] */
 367 #define CONFIG_ETHPRIME         "eTSEC0"
 368 #endif  /* CONFIG_TSEC_ENET */
 369
 370 /*
 371  * Environment
 372  */
 373
 374 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 375 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 376
 377 /*
 378  * Miscellaneous configurable options
 379  */
 380
 381 /*
 382  * For booting Linux, the board info and command line data
 383  * have to be in the first 64 MB of memory, since this is
 384  * the maximum mapped by the Linux kernel during initialization.
 385  */
 386 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 387 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 388
 389 /*
 390  * Environment Configuration
 391  */
 392 #if defined(CONFIG_TSEC_ENET)
 393 #define CONFIG_HAS_ETH0
 394 #define CONFIG_HAS_ETH1
 395 #define CONFIG_HAS_ETH2
 396 #define CONFIG_HAS_ETH3
 397 #endif
 398
 399 #define CONFIG_IPADDR    192.168.1.253
 400
 401 #define CONFIG_HOSTNAME  "unknown"
 402 #define CONFIG_ROOTPATH  "/nfsroot"
 403 #define CONFIG_UBOOTPATH        8548cds/u-boot.bin      /* TFTP server */
 404
 405 #define CONFIG_SERVERIP  192.168.1.1
 406 #define CONFIG_GATEWAYIP 192.168.1.1
 407 #define CONFIG_NETMASK   255.255.255.0
 408
 409 #define CONFIG_EXTRA_ENV_SETTINGS               \
 410         "hwconfig=fsl_ddr:ecc=off\0"            \
 411         "netdev=eth0\0"                         \
 412         "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 413         "tftpflash=tftpboot $loadaddr $uboot; " \
 414                 "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
 415                         " +$filesize; " \
 416                 "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
 417                         " +$filesize; " \
 418                 "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
 419                         " $filesize; "  \
 420                 "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
 421                         " +$filesize; " \
 422                 "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
 423                         " $filesize\0"  \
 424         "consoledev=ttyS1\0"                    \
 425         "ramdiskaddr=2000000\0"                 \
 426         "ramdiskfile=ramdisk.uboot\0"           \
 427         "fdtaddr=1e00000\0"                     \
 428         "fdtfile=mpc8548cds.dtb\0"
 429
 430 #endif  /* __CONFIG_H */