include/configs/MPC8548CDS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2004, 2007, 2010-2011 Freescale Semiconductor.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * mpc8548cds board configuration file
   9  *
  10  * Please refer to doc/README.mpc85xxcds for more info.
  11  *
  12  */
  13 #ifndef __CONFIG_H
  14 #define __CONFIG_H
  15
  16 #define CONFIG_SYS_SRIO
  17 #define CONFIG_SRIO1                    /* SRIO port 1 */
  18
  19 #define CONFIG_PCI1             /* PCI controller 1 */
  20 #define CONFIG_PCIE1            /* PCIE controller 1 (slot 1) */
  21 #undef CONFIG_PCI2
  22 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  23
  24 #define CONFIG_INTERRUPTS               /* enable pci, srio, ddr interrupts */
  25
  26 #ifndef __ASSEMBLY__
  27 #include <linux/stringify.h>
  28 extern unsigned long get_clock_freq(void);
  29 #endif
  30 #define CONFIG_SYS_CLK_FREQ     get_clock_freq() /* sysclk for MPC85xx */
  31
  32 /*
  33  * These can be toggled for performance analysis, otherwise use default.
  34  */
  35 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  36 #define CONFIG_BTB                      /* toggle branch predition */
  37
  38 /*
  39  * Only possible on E500 Version 2 or newer cores.
  40  */
  41 #define CONFIG_ENABLE_36BIT_PHYS        1
  42
  43 #define CONFIG_SYS_CCSRBAR              0xe0000000
  44 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  45
  46 /* DDR Setup */
  47 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  48
  49 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  50
  51 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
  52 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  53
  54 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  55 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
  56
  57 /* I2C addresses of SPD EEPROMs */
  58 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
  59
  60 /* Make sure required options are set */
  61 #ifndef CONFIG_SPD_EEPROM
  62 #error ("CONFIG_SPD_EEPROM is required")
  63 #endif
  64
  65 /*
  66  * Physical Address Map
  67  *
  68  * 32bit:
  69  * 0x0000_0000  0x7fff_ffff     DDR                     2G      cacheable
  70  * 0x8000_0000  0x9fff_ffff     PCI1 MEM                512M    cacheable
  71  * 0xa000_0000  0xbfff_ffff     PCIe MEM                512M    cacheable
  72  * 0xc000_0000  0xdfff_ffff     RapidIO                 512M    cacheable
  73  * 0xe000_0000  0xe00f_ffff     CCSR                    1M      non-cacheable
  74  * 0xe200_0000  0xe20f_ffff     PCI1 IO                 1M      non-cacheable
  75  * 0xe300_0000  0xe30f_ffff     PCIe IO                 1M      non-cacheable
  76  * 0xf000_0000  0xf3ff_ffff     SDRAM                   64M     cacheable
  77  * 0xf800_0000  0xf80f_ffff     NVRAM/CADMUS            1M      non-cacheable
  78  * 0xff00_0000  0xff7f_ffff     FLASH (2nd bank)        8M      non-cacheable
  79  * 0xff80_0000  0xffff_ffff     FLASH (boot bank)       8M      non-cacheable
  80  *
  81  * 36bit:
  82  * 0x00000_0000 0x07fff_ffff    DDR                     2G      cacheable
  83  * 0xc0000_0000 0xc1fff_ffff    PCI1 MEM                512M    cacheable
  84  * 0xc2000_0000 0xc3fff_ffff    PCIe MEM                512M    cacheable
  85  * 0xc4000_0000 0xc5fff_ffff    RapidIO                 512M    cacheable
  86  * 0xfe000_0000 0xfe00f_ffff    CCSR                    1M      non-cacheable
  87  * 0xfe200_0000 0xfe20f_ffff    PCI1 IO                 1M      non-cacheable
  88  * 0xfe300_0000 0xfe30f_ffff    PCIe IO                 1M      non-cacheable
  89  * 0xff000_0000 0xff3ff_ffff    SDRAM                   64M     cacheable
  90  * 0xff800_0000 0xff80f_ffff    NVRAM/CADMUS            1M      non-cacheable
  91  * 0xfff00_0000 0xfff7f_ffff    FLASH (2nd bank)        8M      non-cacheable
  92  * 0xfff80_0000 0xfffff_ffff    FLASH (boot bank)       8M      non-cacheable
  93  *
  94  */
  95
  96 /*
  97  * Local Bus Definitions
  98  */
  99
 100 /*
 101  * FLASH on the Local Bus
 102  * Two banks, 8M each, using the CFI driver.
 103  * Boot from BR0/OR0 bank at 0xff00_0000
 104  * Alternate BR1/OR1 bank at 0xff80_0000
 105  *
 106  * BR0, BR1:
 107  *    Base address 0 = 0xff00_0000 = BR0[0:16] = 1111 1111 0000 0000 0
 108  *    Base address 1 = 0xff80_0000 = BR1[0:16] = 1111 1111 1000 0000 0
 109  *    Port Size = 16 bits = BRx[19:20] = 10
 110  *    Use GPCM = BRx[24:26] = 000
 111  *    Valid = BRx[31] = 1
 112  *
 113  * 0    4    8    12   16   20   24   28
 114  * 1111 1111 1000 0000 0001 0000 0000 0001 = ff801001    BR0
 115  * 1111 1111 0000 0000 0001 0000 0000 0001 = ff001001    BR1
 116  *
 117  * OR0, OR1:
 118  *    Addr Mask = 8M = ORx[0:16] = 1111 1111 1000 0000 0
 119  *    Reserved ORx[17:18] = 11, confusion here?
 120  *    CSNT = ORx[20] = 1
 121  *    ACS = half cycle delay = ORx[21:22] = 11
 122  *    SCY = 6 = ORx[24:27] = 0110
 123  *    TRLX = use relaxed timing = ORx[29] = 1
 124  *    EAD = use external address latch delay = OR[31] = 1
 125  *
 126  * 0    4    8    12   16   20   24   28
 127  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    ORx
 128  */
 129
 130 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
 131 #ifdef CONFIG_PHYS_64BIT
 132 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfff000000ull
 133 #else
 134 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 135 #endif
 136
 137 #define CONFIG_SYS_FLASH_BANKS_LIST \
 138         {CONFIG_SYS_FLASH_BASE_PHYS + 0x800000, CONFIG_SYS_FLASH_BASE_PHYS}
 139 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
 140 #define CONFIG_SYS_MAX_FLASH_SECT       128             /* sectors per device */
 141 #undef  CONFIG_SYS_FLASH_CHECKSUM
 142 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 143 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 144
 145 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 146
 147 #define CONFIG_SYS_FLASH_EMPTY_INFO
 148
 149 #define CONFIG_HWCONFIG                 /* enable hwconfig */
 150
 151 /*
 152  * SDRAM on the Local Bus
 153  */
 154 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
 155 #ifdef CONFIG_PHYS_64BIT
 156 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  0xff0000000ull
 157 #else
 158 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  CONFIG_SYS_LBC_SDRAM_BASE
 159 #endif
 160 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
 161
 162 /*
 163  * Base Register 2 and Option Register 2 configure SDRAM.
 164  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 165  *
 166  * For BR2, need:
 167  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 168  *    port-size = 32-bits = BR2[19:20] = 11
 169  *    no parity checking = BR2[21:22] = 00
 170  *    SDRAM for MSEL = BR2[24:26] = 011
 171  *    Valid = BR[31] = 1
 172  *
 173  * 0    4    8    12   16   20   24   28
 174  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 175  *
 176  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
 177  * FIXME: the top 17 bits of BR2.
 178  */
 179
 180 /*
 181  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 182  *
 183  * For OR2, need:
 184  *    64MB mask for AM, OR2[0:7] = 1111 1100
 185  *                 XAM, OR2[17:18] = 11
 186  *    9 columns OR2[19-21] = 010
 187  *    13 rows   OR2[23-25] = 100
 188  *    EAD set for extra time OR[31] = 1
 189  *
 190  * 0    4    8    12   16   20   24   28
 191  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 192  */
 193
 194 #define CONFIG_SYS_LBC_LCRR             0x00030004      /* LB clock ratio reg */
 195 #define CONFIG_SYS_LBC_LBCR             0x00000000      /* LB config reg */
 196 #define CONFIG_SYS_LBC_LSRT             0x20000000      /* LB sdram refresh timer */
 197 #define CONFIG_SYS_LBC_MRTPR            0x00000000      /* LB refresh timer prescal*/
 198
 199 /*
 200  * Common settings for all Local Bus SDRAM commands.
 201  * At run time, either BSMA1516 (for CPU 1.1)
 202  *                  or BSMA1617 (for CPU 1.0) (old)
 203  * is OR'ed in too.
 204  */
 205 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
 206                                 | LSDMR_PRETOACT7       \
 207                                 | LSDMR_ACTTORW7        \
 208                                 | LSDMR_BL8             \
 209                                 | LSDMR_WRC4            \
 210                                 | LSDMR_CL3             \
 211                                 | LSDMR_RFEN            \
 212                                 )
 213
 214 /*
 215  * The CADMUS registers are connected to CS3 on CDS.
 216  * The new memory map places CADMUS at 0xf8000000.
 217  *
 218  * For BR3, need:
 219  *    Base address of 0xf8000000 = BR[0:16] = 1111 1000 0000 0000 0
 220  *    port-size = 8-bits  = BR[19:20] = 01
 221  *    no parity checking  = BR[21:22] = 00
 222  *    GPMC for MSEL       = BR[24:26] = 000
 223  *    Valid               = BR[31]    = 1
 224  *
 225  * 0    4    8    12   16   20   24   28
 226  * 1111 1000 0000 0000 0000 1000 0000 0001 = f8000801
 227  *
 228  * For OR3, need:
 229  *    1 MB mask for AM,   OR[0:16]  = 1111 1111 1111 0000 0
 230  *    disable buffer ctrl OR[19]    = 0
 231  *    CSNT                OR[20]    = 1
 232  *    ACS                 OR[21:22] = 11
 233  *    XACS                OR[23]    = 1
 234  *    SCY 15 wait states  OR[24:27] = 1111      max is suboptimal but safe
 235  *    SETA                OR[28]    = 0
 236  *    TRLX                OR[29]    = 1
 237  *    EHTR                OR[30]    = 1
 238  *    EAD extra time      OR[31]    = 1
 239  *
 240  * 0    4    8    12   16   20   24   28
 241  * 1111 1111 1111 0000 0000 1111 1111 0111 = fff00ff7
 242  */
 243
 244 #define CONFIG_FSL_CADMUS
 245
 246 #define CADMUS_BASE_ADDR 0xf8000000
 247 #ifdef CONFIG_PHYS_64BIT
 248 #define CADMUS_BASE_ADDR_PHYS   0xff8000000ull
 249 #else
 250 #define CADMUS_BASE_ADDR_PHYS   CADMUS_BASE_ADDR
 251 #endif
 252
 253 #define CONFIG_SYS_INIT_RAM_LOCK        1
 254 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 255 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
 256
 257 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 258 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 259
 260 #define CONFIG_SYS_MONITOR_LEN          (512 * 1024)
 261
 262 /* Serial Port */
 263 #define CONFIG_SYS_NS16550_SERIAL
 264 #define CONFIG_SYS_NS16550_REG_SIZE     1
 265 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 266
 267 #define CONFIG_SYS_BAUDRATE_TABLE \
 268         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 269
 270 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 271 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 272
 273 /*
 274  * I2C
 275  */
 276 #if !CONFIG_IS_ENABLED(DM_I2C)
 277 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 278 #else
 279 #define CONFIG_SYS_SPD_BUS_NUM 0
 280 #endif
 281
 282 /* EEPROM */
 283 #define CONFIG_SYS_I2C_EEPROM_CCID
 284
 285 /*
 286  * General PCI
 287  * Memory space is mapped 1-1, but I/O space must start from 0.
 288  */
 289 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
 290 #ifdef CONFIG_PHYS_64BIT
 291 #define CONFIG_SYS_PCI1_MEM_BUS         0xe0000000
 292 #define CONFIG_SYS_PCI1_MEM_PHYS        0xc00000000ull
 293 #else
 294 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
 295 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
 296 #endif
 297 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 298 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
 299 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
 300 #ifdef CONFIG_PHYS_64BIT
 301 #define CONFIG_SYS_PCI1_IO_PHYS 0xfe2000000ull
 302 #else
 303 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
 304 #endif
 305 #define CONFIG_SYS_PCI1_IO_SIZE 0x00100000      /* 1M */
 306
 307 #ifdef CONFIG_PCIE1
 308 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xa0000000
 309 #ifdef CONFIG_PHYS_64BIT
 310 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc20000000ull
 311 #else
 312 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xa0000000
 313 #endif
 314 #define CONFIG_SYS_PCIE1_IO_VIRT        0xe3000000
 315 #ifdef CONFIG_PHYS_64BIT
 316 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfe3000000ull
 317 #else
 318 #define CONFIG_SYS_PCIE1_IO_PHYS        0xe3000000
 319 #endif
 320 #endif
 321
 322 /*
 323  * RapidIO MMU
 324  */
 325 #define CONFIG_SYS_SRIO1_MEM_VIRT       0xc0000000
 326 #ifdef CONFIG_PHYS_64BIT
 327 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc40000000ull
 328 #else
 329 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc0000000
 330 #endif
 331 #define CONFIG_SYS_SRIO1_MEM_SIZE       0x20000000      /* 512M */
 332
 333 #ifdef CONFIG_LEGACY
 334 #define BRIDGE_ID 17
 335 #define VIA_ID 2
 336 #else
 337 #define BRIDGE_ID 28
 338 #define VIA_ID 4
 339 #endif
 340
 341 #if defined(CONFIG_PCI)
 342 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 343 #endif  /* CONFIG_PCI */
 344
 345 #if defined(CONFIG_TSEC_ENET)
 346
 347 #define CONFIG_TSEC1    1
 348 #define CONFIG_TSEC1_NAME       "eTSEC0"
 349 #define CONFIG_TSEC2    1
 350 #define CONFIG_TSEC2_NAME       "eTSEC1"
 351 #define CONFIG_TSEC3    1
 352 #define CONFIG_TSEC3_NAME       "eTSEC2"
 353 #define CONFIG_TSEC4
 354 #define CONFIG_TSEC4_NAME       "eTSEC3"
 355 #undef CONFIG_MPC85XX_FEC
 356
 357 #define TSEC1_PHY_ADDR          0
 358 #define TSEC2_PHY_ADDR          1
 359 #define TSEC3_PHY_ADDR          2
 360 #define TSEC4_PHY_ADDR          3
 361
 362 #define TSEC1_PHYIDX            0
 363 #define TSEC2_PHYIDX            0
 364 #define TSEC3_PHYIDX            0
 365 #define TSEC4_PHYIDX            0
 366 #define TSEC1_FLAGS             TSEC_GIGABIT
 367 #define TSEC2_FLAGS             TSEC_GIGABIT
 368 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 369 #define TSEC4_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 370
 371 /* Options are: eTSEC[0-3] */
 372 #define CONFIG_ETHPRIME         "eTSEC0"
 373 #endif  /* CONFIG_TSEC_ENET */
 374
 375 /*
 376  * Environment
 377  */
 378
 379 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 380 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 381
 382 /*
 383  * BOOTP options
 384  */
 385 #define CONFIG_BOOTP_BOOTFILESIZE
 386
 387 /*
 388  * Miscellaneous configurable options
 389  */
 390
 391 /*
 392  * For booting Linux, the board info and command line data
 393  * have to be in the first 64 MB of memory, since this is
 394  * the maximum mapped by the Linux kernel during initialization.
 395  */
 396 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 397 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 398
 399 /*
 400  * Environment Configuration
 401  */
 402 #if defined(CONFIG_TSEC_ENET)
 403 #define CONFIG_HAS_ETH0
 404 #define CONFIG_HAS_ETH1
 405 #define CONFIG_HAS_ETH2
 406 #define CONFIG_HAS_ETH3
 407 #endif
 408
 409 #define CONFIG_IPADDR    192.168.1.253
 410
 411 #define CONFIG_HOSTNAME  "unknown"
 412 #define CONFIG_ROOTPATH  "/nfsroot"
 413 #define CONFIG_BOOTFILE "8548cds/uImage.uboot"
 414 #define CONFIG_UBOOTPATH        8548cds/u-boot.bin      /* TFTP server */
 415
 416 #define CONFIG_SERVERIP  192.168.1.1
 417 #define CONFIG_GATEWAYIP 192.168.1.1
 418 #define CONFIG_NETMASK   255.255.255.0
 419
 420 #define CONFIG_EXTRA_ENV_SETTINGS               \
 421         "hwconfig=fsl_ddr:ecc=off\0"            \
 422         "netdev=eth0\0"                         \
 423         "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 424         "tftpflash=tftpboot $loadaddr $uboot; " \
 425                 "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
 426                         " +$filesize; " \
 427                 "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
 428                         " +$filesize; " \
 429                 "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
 430                         " $filesize; "  \
 431                 "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
 432                         " +$filesize; " \
 433                 "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
 434                         " $filesize\0"  \
 435         "consoledev=ttyS1\0"                    \
 436         "ramdiskaddr=2000000\0"                 \
 437         "ramdiskfile=ramdisk.uboot\0"           \
 438         "fdtaddr=1e00000\0"                     \
 439         "fdtfile=mpc8548cds.dtb\0"
 440
 441 #endif  /* __CONFIG_H */