drivers/net/sunxi_emac.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * sunxi_emac.c -- Allwinner A10 ethernet driver
   4  *
   5  * (C) Copyright 2012, Stefan Roese <sr@denx.de>
   6  */
   7
   8 #include <common.h>
   9 #include <clk.h>
  10 #include <dm.h>
  11 #include <log.h>
  12 #include <dm/device_compat.h>
  13 #include <linux/delay.h>
  14 #include <linux/err.h>
  15 #include <malloc.h>
  16 #include <miiphy.h>
  17 #include <net.h>
  18 #include <asm/io.h>
  19 #include <asm/arch/clock.h>
  20
  21 /* EMAC register  */
  22 struct emac_regs {
  23         u32 ctl;        /* 0x00 */
  24         u32 tx_mode;    /* 0x04 */
  25         u32 tx_flow;    /* 0x08 */
  26         u32 tx_ctl0;    /* 0x0c */
  27         u32 tx_ctl1;    /* 0x10 */
  28         u32 tx_ins;     /* 0x14 */
  29         u32 tx_pl0;     /* 0x18 */
  30         u32 tx_pl1;     /* 0x1c */
  31         u32 tx_sta;     /* 0x20 */
  32         u32 tx_io_data; /* 0x24 */
  33         u32 tx_io_data1;/* 0x28 */
  34         u32 tx_tsvl0;   /* 0x2c */
  35         u32 tx_tsvh0;   /* 0x30 */
  36         u32 tx_tsvl1;   /* 0x34 */
  37         u32 tx_tsvh1;   /* 0x38 */
  38         u32 rx_ctl;     /* 0x3c */
  39         u32 rx_hash0;   /* 0x40 */
  40         u32 rx_hash1;   /* 0x44 */
  41         u32 rx_sta;     /* 0x48 */
  42         u32 rx_io_data; /* 0x4c */
  43         u32 rx_fbc;     /* 0x50 */
  44         u32 int_ctl;    /* 0x54 */
  45         u32 int_sta;    /* 0x58 */
  46         u32 mac_ctl0;   /* 0x5c */
  47         u32 mac_ctl1;   /* 0x60 */
  48         u32 mac_ipgt;   /* 0x64 */
  49         u32 mac_ipgr;   /* 0x68 */
  50         u32 mac_clrt;   /* 0x6c */
  51         u32 mac_maxf;   /* 0x70 */
  52         u32 mac_supp;   /* 0x74 */
  53         u32 mac_test;   /* 0x78 */
  54         u32 mac_mcfg;   /* 0x7c */
  55         u32 mac_mcmd;   /* 0x80 */
  56         u32 mac_madr;   /* 0x84 */
  57         u32 mac_mwtd;   /* 0x88 */
  58         u32 mac_mrdd;   /* 0x8c */
  59         u32 mac_mind;   /* 0x90 */
  60         u32 mac_ssrr;   /* 0x94 */
  61         u32 mac_a0;     /* 0x98 */
  62         u32 mac_a1;     /* 0x9c */
  63 };
  64
  65 /* SRAMC register  */
  66 struct sunxi_sramc_regs {
  67         u32 ctrl0;
  68         u32 ctrl1;
  69 };
  70
  71 /* 0: Disable       1: Aborted frame enable(default) */
  72 #define EMAC_TX_AB_M            (0x1 << 0)
  73 /* 0: CPU           1: DMA(default) */
  74 #define EMAC_TX_TM              (0x1 << 1)
  75
  76 #define EMAC_TX_SETUP           (0)
  77
  78 /* 0: DRQ asserted  1: DRQ automatically(default) */
  79 #define EMAC_RX_DRQ_MODE        (0x1 << 1)
  80 /* 0: CPU           1: DMA(default) */
  81 #define EMAC_RX_TM              (0x1 << 2)
  82 /* 0: Normal(default)        1: Pass all Frames */
  83 #define EMAC_RX_PA              (0x1 << 4)
  84 /* 0: Normal(default)        1: Pass Control Frames */
  85 #define EMAC_RX_PCF             (0x1 << 5)
  86 /* 0: Normal(default)        1: Pass Frames with CRC Error */
  87 #define EMAC_RX_PCRCE           (0x1 << 6)
  88 /* 0: Normal(default)        1: Pass Frames with Length Error */
  89 #define EMAC_RX_PLE             (0x1 << 7)
  90 /* 0: Normal                 1: Pass Frames length out of range(default) */
  91 #define EMAC_RX_POR             (0x1 << 8)
  92 /* 0: Not accept             1: Accept unicast Packets(default) */
  93 #define EMAC_RX_UCAD            (0x1 << 16)
  94 /* 0: Normal(default)        1: DA Filtering */
  95 #define EMAC_RX_DAF             (0x1 << 17)
  96 /* 0: Not accept             1: Accept multicast Packets(default) */
  97 #define EMAC_RX_MCO             (0x1 << 20)
  98 /* 0: Disable(default)       1: Enable Hash filter */
  99 #define EMAC_RX_MHF             (0x1 << 21)
 100 /* 0: Not accept             1: Accept Broadcast Packets(default) */
 101 #define EMAC_RX_BCO             (0x1 << 22)
 102 /* 0: Disable(default)       1: Enable SA Filtering */
 103 #define EMAC_RX_SAF             (0x1 << 24)
 104 /* 0: Normal(default)        1: Inverse Filtering */
 105 #define EMAC_RX_SAIF            (0x1 << 25)
 106
 107 #define EMAC_RX_SETUP           (EMAC_RX_POR | EMAC_RX_UCAD | EMAC_RX_DAF | \
 108                                  EMAC_RX_MCO | EMAC_RX_BCO)
 109
 110 /* 0: Disable                1: Enable Receive Flow Control(default) */
 111 #define EMAC_MAC_CTL0_RFC       (0x1 << 2)
 112 /* 0: Disable                1: Enable Transmit Flow Control(default) */
 113 #define EMAC_MAC_CTL0_TFC       (0x1 << 3)
 114
 115 #define EMAC_MAC_CTL0_SETUP     (EMAC_MAC_CTL0_RFC | EMAC_MAC_CTL0_TFC)
 116
 117 /* 0: Disable                1: Enable MAC Frame Length Checking(default) */
 118 #define EMAC_MAC_CTL1_FLC       (0x1 << 1)
 119 /* 0: Disable(default)       1: Enable Huge Frame */
 120 #define EMAC_MAC_CTL1_HF        (0x1 << 2)
 121 /* 0: Disable(default)       1: Enable MAC Delayed CRC */
 122 #define EMAC_MAC_CTL1_DCRC      (0x1 << 3)
 123 /* 0: Disable                1: Enable MAC CRC(default) */
 124 #define EMAC_MAC_CTL1_CRC       (0x1 << 4)
 125 /* 0: Disable                1: Enable MAC PAD Short frames(default) */
 126 #define EMAC_MAC_CTL1_PC        (0x1 << 5)
 127 /* 0: Disable(default)       1: Enable MAC PAD Short frames and append CRC */
 128 #define EMAC_MAC_CTL1_VC        (0x1 << 6)
 129 /* 0: Disable(default)       1: Enable MAC auto detect Short frames */
 130 #define EMAC_MAC_CTL1_ADP       (0x1 << 7)
 131 /* 0: Disable(default)       1: Enable */
 132 #define EMAC_MAC_CTL1_PRE       (0x1 << 8)
 133 /* 0: Disable(default)       1: Enable */
 134 #define EMAC_MAC_CTL1_LPE       (0x1 << 9)
 135 /* 0: Disable(default)       1: Enable no back off */
 136 #define EMAC_MAC_CTL1_NB        (0x1 << 12)
 137 /* 0: Disable(default)       1: Enable */
 138 #define EMAC_MAC_CTL1_BNB       (0x1 << 13)
 139 /* 0: Disable(default)       1: Enable */
 140 #define EMAC_MAC_CTL1_ED        (0x1 << 14)
 141
 142 #define EMAC_MAC_CTL1_SETUP     (EMAC_MAC_CTL1_FLC | EMAC_MAC_CTL1_CRC | \
 143                                  EMAC_MAC_CTL1_PC)
 144
 145 #define EMAC_MAC_IPGT           0x15
 146
 147 #define EMAC_MAC_NBTB_IPG1      0xc
 148 #define EMAC_MAC_NBTB_IPG2      0x12
 149
 150 #define EMAC_MAC_CW             0x37
 151 #define EMAC_MAC_RM             0xf
 152
 153 #define EMAC_MAC_MFL            0x0600
 154
 155 /* Receive status */
 156 #define EMAC_CRCERR             (0x1 << 4)
 157 #define EMAC_LENERR             (0x3 << 5)
 158
 159 #define EMAC_RX_BUFSIZE         2000
 160
 161 struct emac_eth_dev {
 162         struct emac_regs *regs;
 163         struct clk clk;
 164         struct mii_dev *bus;
 165         struct phy_device *phydev;
 166         int link_printed;
 167 #ifdef CONFIG_DM_ETH
 168         uchar rx_buf[EMAC_RX_BUFSIZE];
 169 #endif
 170 };
 171
 172 struct emac_rxhdr {
 173         s16 rx_len;
 174         u16 rx_status;
 175 };
 176
 177 static void emac_inblk_32bit(void *reg, void *data, int count)
 178 {
 179         int cnt = (count + 3) >> 2;
 180
 181         if (cnt) {
 182                 u32 *buf = data;
 183
 184                 do {
 185                         u32 x = readl(reg);
 186                         *buf++ = x;
 187                 } while (--cnt);
 188         }
 189 }
 190
 191 static void emac_outblk_32bit(void *reg, void *data, int count)
 192 {
 193         int cnt = (count + 3) >> 2;
 194
 195         if (cnt) {
 196                 const u32 *buf = data;
 197
 198                 do {
 199                         writel(*buf++, reg);
 200                 } while (--cnt);
 201         }
 202 }
 203
 204 /* Read a word from phyxcer */
 205 static int emac_mdio_read(struct mii_dev *bus, int addr, int devad, int reg)
 206 {
 207         struct emac_eth_dev *priv = bus->priv;
 208         struct emac_regs *regs = priv->regs;
 209
 210         /* issue the phy address and reg */
 211         writel(addr << 8 | reg, &regs->mac_madr);
 212
 213         /* pull up the phy io line */
 214         writel(0x1, &regs->mac_mcmd);
 215
 216         /* Wait read complete */
 217         mdelay(1);
 218
 219         /* push down the phy io line */
 220         writel(0x0, &regs->mac_mcmd);
 221
 222         /* And read data */
 223         return readl(&regs->mac_mrdd);
 224 }
 225
 226 /* Write a word to phyxcer */
 227 static int emac_mdio_write(struct mii_dev *bus, int addr, int devad, int reg,
 228                           u16 value)
 229 {
 230         struct emac_eth_dev *priv = bus->priv;
 231         struct emac_regs *regs = priv->regs;
 232
 233         /* issue the phy address and reg */
 234         writel(addr << 8 | reg, &regs->mac_madr);
 235
 236         /* pull up the phy io line */
 237         writel(0x1, &regs->mac_mcmd);
 238
 239         /* Wait write complete */
 240         mdelay(1);
 241
 242         /* push down the phy io line */
 243         writel(0x0, &regs->mac_mcmd);
 244
 245         /* and write data */
 246         writel(value, &regs->mac_mwtd);
 247
 248         return 0;
 249 }
 250
 251 static int sunxi_emac_init_phy(struct emac_eth_dev *priv, void *dev)
 252 {
 253         int ret, mask = 0xffffffff;
 254
 255 #ifdef CONFIG_PHY_ADDR
 256         mask = 1 << CONFIG_PHY_ADDR;
 257 #endif
 258
 259         priv->bus = mdio_alloc();
 260         if (!priv->bus) {
 261                 printf("Failed to allocate MDIO bus\n");
 262                 return -ENOMEM;
 263         }
 264
 265         priv->bus->read = emac_mdio_read;
 266         priv->bus->write = emac_mdio_write;
 267         priv->bus->priv = priv;
 268         strcpy(priv->bus->name, "emac");
 269
 270         ret = mdio_register(priv->bus);
 271         if (ret)
 272                 return ret;
 273
 274         priv->phydev = phy_find_by_mask(priv->bus, mask);
 275         if (!priv->phydev)
 276                 return -ENODEV;
 277
 278         phy_connect_dev(priv->phydev, dev, PHY_INTERFACE_MODE_MII);
 279         phy_config(priv->phydev);
 280
 281         return 0;
 282 }
 283
 284 static void emac_setup(struct emac_eth_dev *priv)
 285 {
 286         struct emac_regs *regs = priv->regs;
 287         u32 reg_val;
 288
 289         /* Set up TX */
 290         writel(EMAC_TX_SETUP, &regs->tx_mode);
 291
 292         /* Set up RX */
 293         writel(EMAC_RX_SETUP, &regs->rx_ctl);
 294
 295         /* Set MAC */
 296         /* Set MAC CTL0 */
 297         writel(EMAC_MAC_CTL0_SETUP, &regs->mac_ctl0);
 298
 299         /* Set MAC CTL1 */
 300         reg_val = 0;
 301         if (priv->phydev->duplex == DUPLEX_FULL)
 302                 reg_val = (0x1 << 0);
 303         writel(EMAC_MAC_CTL1_SETUP | reg_val, &regs->mac_ctl1);
 304
 305         /* Set up IPGT */
 306         writel(EMAC_MAC_IPGT, &regs->mac_ipgt);
 307
 308         /* Set up IPGR */
 309         writel(EMAC_MAC_NBTB_IPG2 | (EMAC_MAC_NBTB_IPG1 << 8), &regs->mac_ipgr);
 310
 311         /* Set up Collison window */
 312         writel(EMAC_MAC_RM | (EMAC_MAC_CW << 8), &regs->mac_clrt);
 313
 314         /* Set up Max Frame Length */
 315         writel(EMAC_MAC_MFL, &regs->mac_maxf);
 316 }
 317
 318 static void emac_reset(struct emac_eth_dev *priv)
 319 {
 320         struct emac_regs *regs = priv->regs;
 321
 322         debug("resetting device\n");
 323
 324         /* RESET device */
 325         writel(0, &regs->ctl);
 326         udelay(200);
 327
 328         writel(1, &regs->ctl);
 329         udelay(200);
 330 }
 331
 332 static int _sunxi_write_hwaddr(struct emac_eth_dev *priv, u8 *enetaddr)
 333 {
 334         struct emac_regs *regs = priv->regs;
 335         u32 enetaddr_lo, enetaddr_hi;
 336
 337         enetaddr_lo = enetaddr[2] | (enetaddr[1] << 8) | (enetaddr[0] << 16);
 338         enetaddr_hi = enetaddr[5] | (enetaddr[4] << 8) | (enetaddr[3] << 16);
 339
 340         writel(enetaddr_hi, &regs->mac_a0);
 341         writel(enetaddr_lo, &regs->mac_a1);
 342
 343         return 0;
 344 }
 345
 346 static int _sunxi_emac_eth_init(struct emac_eth_dev *priv, u8 *enetaddr)
 347 {
 348         struct emac_regs *regs = priv->regs;
 349         int ret;
 350
 351         /* Init EMAC */
 352
 353         /* Flush RX FIFO */
 354         setbits_le32(&regs->rx_ctl, 0x8);
 355         udelay(1);
 356
 357         /* Init MAC */
 358
 359         /* Soft reset MAC */
 360         clrbits_le32(&regs->mac_ctl0, 0x1 << 15);
 361
 362         /* Clear RX counter */
 363         writel(0x0, &regs->rx_fbc);
 364         udelay(1);
 365
 366         /* Set up EMAC */
 367         emac_setup(priv);
 368
 369         _sunxi_write_hwaddr(priv, enetaddr);
 370
 371         mdelay(1);
 372
 373         emac_reset(priv);
 374
 375         /* PHY POWER UP */
 376         ret = phy_startup(priv->phydev);
 377         if (ret) {
 378                 printf("Could not initialize PHY %s\n",
 379                        priv->phydev->dev->name);
 380                 return ret;
 381         }
 382
 383         /* Print link status only once */
 384         if (!priv->link_printed) {
 385                 printf("ENET Speed is %d Mbps - %s duplex connection\n",
 386                        priv->phydev->speed,
 387                        priv->phydev->duplex ? "FULL" : "HALF");
 388                 priv->link_printed = 1;
 389         }
 390
 391         /* Set EMAC SPEED depend on PHY */
 392         if (priv->phydev->speed == SPEED_100)
 393                 setbits_le32(&regs->mac_supp, 1 << 8);
 394         else
 395                 clrbits_le32(&regs->mac_supp, 1 << 8);
 396
 397         /* Set duplex depend on phy */
 398         if (priv->phydev->duplex == DUPLEX_FULL)
 399                 setbits_le32(&regs->mac_ctl1, 1 << 0);
 400         else
 401                 clrbits_le32(&regs->mac_ctl1, 1 << 0);
 402
 403         /* Enable RX/TX */
 404         setbits_le32(&regs->ctl, 0x7);
 405
 406         return 0;
 407 }
 408
 409 static int _sunxi_emac_eth_recv(struct emac_eth_dev *priv, void *packet)
 410 {
 411         struct emac_regs *regs = priv->regs;
 412         struct emac_rxhdr rxhdr;
 413         u32 rxcount;
 414         u32 reg_val;
 415         int rx_len;
 416         int rx_status;
 417         int good_packet;
 418
 419         /* Check packet ready or not */
 420
 421         /* Race warning: The first packet might arrive with
 422          * the interrupts disabled, but the second will fix
 423          */
 424         rxcount = readl(&regs->rx_fbc);
 425         if (!rxcount) {
 426                 /* Had one stuck? */
 427                 rxcount = readl(&regs->rx_fbc);
 428                 if (!rxcount)
 429                         return -EAGAIN;
 430         }
 431
 432         reg_val = readl(&regs->rx_io_data);
 433         if (reg_val != 0x0143414d) {
 434                 /* Disable RX */
 435                 clrbits_le32(&regs->ctl, 0x1 << 2);
 436
 437                 /* Flush RX FIFO */
 438                 setbits_le32(&regs->rx_ctl, 0x1 << 3);
 439                 while (readl(&regs->rx_ctl) & (0x1 << 3))
 440                         ;
 441
 442                 /* Enable RX */
 443                 setbits_le32(&regs->ctl, 0x1 << 2);
 444
 445                 return -EAGAIN;
 446         }
 447
 448         /* A packet ready now
 449          * Get status/length
 450          */
 451         good_packet = 1;
 452
 453         emac_inblk_32bit(&regs->rx_io_data, &rxhdr, sizeof(rxhdr));
 454
 455         rx_len = rxhdr.rx_len;
 456         rx_status = rxhdr.rx_status;
 457
 458         /* Packet Status check */
 459         if (rx_len < 0x40) {
 460                 good_packet = 0;
 461                 debug("RX: Bad Packet (runt)\n");
 462         }
 463
 464         /* rx_status is identical to RSR register. */
 465         if (0 & rx_status & (EMAC_CRCERR | EMAC_LENERR)) {
 466                 good_packet = 0;
 467                 if (rx_status & EMAC_CRCERR)
 468                         printf("crc error\n");
 469                 if (rx_status & EMAC_LENERR)
 470                         printf("length error\n");
 471         }
 472
 473         /* Move data from EMAC */
 474         if (good_packet) {
 475                 if (rx_len > EMAC_RX_BUFSIZE) {
 476                         printf("Received packet is too big (len=%d)\n", rx_len);
 477                         return -EMSGSIZE;
 478                 }
 479                 emac_inblk_32bit((void *)&regs->rx_io_data, packet, rx_len);
 480                 return rx_len;
 481         }
 482
 483         return -EIO; /* Bad packet */
 484 }
 485
 486 static int _sunxi_emac_eth_send(struct emac_eth_dev *priv, void *packet,
 487                                 int len)
 488 {
 489         struct emac_regs *regs = priv->regs;
 490
 491         /* Select channel 0 */
 492         writel(0, &regs->tx_ins);
 493
 494         /* Write packet */
 495         emac_outblk_32bit((void *)&regs->tx_io_data, packet, len);
 496
 497         /* Set TX len */
 498         writel(len, &regs->tx_pl0);
 499
 500         /* Start translate from fifo to phy */
 501         setbits_le32(&regs->tx_ctl0, 1);
 502
 503         return 0;
 504 }
 505
 506 static int sunxi_emac_board_setup(struct udevice *dev,
 507                                   struct emac_eth_dev *priv)
 508 {
 509         struct sunxi_sramc_regs *sram =
 510                 (struct sunxi_sramc_regs *)SUNXI_SRAMC_BASE;
 511         struct emac_regs *regs = priv->regs;
 512         int ret;
 513
 514         /* Map SRAM to EMAC */
 515         setbits_le32(&sram->ctrl1, 0x5 << 2);
 516
 517         /* Set up clock gating */
 518         ret = clk_enable(&priv->clk);
 519         if (ret) {
 520                 dev_err(dev, "failed to enable emac clock\n");
 521                 return ret;
 522         }
 523
 524         /* Set MII clock */
 525         clrsetbits_le32(&regs->mac_mcfg, 0xf << 2, 0xd << 2);
 526
 527         return 0;
 528 }
 529
 530 static int sunxi_emac_eth_start(struct udevice *dev)
 531 {
 532         struct eth_pdata *pdata = dev_get_plat(dev);
 533
 534         return _sunxi_emac_eth_init(dev_get_priv(dev), pdata->enetaddr);
 535 }
 536
 537 static int sunxi_emac_eth_send(struct udevice *dev, void *packet, int length)
 538 {
 539         struct emac_eth_dev *priv = dev_get_priv(dev);
 540
 541         return _sunxi_emac_eth_send(priv, packet, length);
 542 }
 543
 544 static int sunxi_emac_eth_recv(struct udevice *dev, int flags, uchar **packetp)
 545 {
 546         struct emac_eth_dev *priv = dev_get_priv(dev);
 547         int rx_len;
 548
 549         rx_len = _sunxi_emac_eth_recv(priv, priv->rx_buf);
 550         *packetp = priv->rx_buf;
 551
 552         return rx_len;
 553 }
 554
 555 static void sunxi_emac_eth_stop(struct udevice *dev)
 556 {
 557         /* Nothing to do here */
 558 }
 559
 560 static int sunxi_emac_eth_probe(struct udevice *dev)
 561 {
 562         struct eth_pdata *pdata = dev_get_plat(dev);
 563         struct emac_eth_dev *priv = dev_get_priv(dev);
 564         int ret;
 565
 566         priv->regs = (struct emac_regs *)pdata->iobase;
 567
 568         ret = clk_get_by_index(dev, 0, &priv->clk);
 569         if (ret) {
 570                 dev_err(dev, "failed to get emac clock\n");
 571                 return ret;
 572         }
 573
 574         ret = sunxi_emac_board_setup(dev, priv);
 575         if (ret)
 576                 return ret;
 577
 578         return sunxi_emac_init_phy(priv, dev);
 579 }
 580
 581 static const struct eth_ops sunxi_emac_eth_ops = {
 582         .start                  = sunxi_emac_eth_start,
 583         .send                   = sunxi_emac_eth_send,
 584         .recv                   = sunxi_emac_eth_recv,
 585         .stop                   = sunxi_emac_eth_stop,
 586 };
 587
 588 static int sunxi_emac_eth_of_to_plat(struct udevice *dev)
 589 {
 590         struct eth_pdata *pdata = dev_get_plat(dev);
 591
 592         pdata->iobase = dev_read_addr(dev);
 593
 594         return 0;
 595 }
 596
 597 static const struct udevice_id sunxi_emac_eth_ids[] = {
 598         { .compatible = "allwinner,sun4i-a10-emac" },
 599         { }
 600 };
 601
 602 U_BOOT_DRIVER(eth_sunxi_emac) = {
 603         .name   = "eth_sunxi_emac",
 604         .id     = UCLASS_ETH,
 605         .of_match = sunxi_emac_eth_ids,
 606         .of_to_plat = sunxi_emac_eth_of_to_plat,
 607         .probe  = sunxi_emac_eth_probe,
 608         .ops    = &sunxi_emac_eth_ops,
 609         .priv_auto      = sizeof(struct emac_eth_dev),
 610         .plat_auto      = sizeof(struct eth_pdata),
 611 };