drivers/net/lpc32xx_eth.c

   1 /*
   2  * LPC32xx Ethernet MAC interface driver
   3  *
   4  * (C) Copyright 2014  DENX Software Engineering GmbH
   5  * Written-by: Albert ARIBAUD - 3ADEV <albert.aribaud@3adev.fr>
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <net.h>
  12 #include <malloc.h>
  13 #include <miiphy.h>
  14 #include <asm/io.h>
  15 #include <linux/errno.h>
  16 #include <asm/types.h>
  17 #include <asm/system.h>
  18 #include <asm/byteorder.h>
  19 #include <asm/arch/cpu.h>
  20 #include <asm/arch/config.h>
  21
  22 /*
  23  * Notes:
  24  *
  25  * 1. Unless specified otherwise, all references to tables or paragraphs
  26  *    are to UM10326, "LPC32x0 and LPC32x0/01 User manual".
  27  *
  28  * 2. Only bitfield masks/values which are actually used by the driver
  29  *    are defined.
  30  */
  31
  32 /* a single RX descriptor. The controller has an array of these */
  33 struct lpc32xx_eth_rxdesc {
  34         u32 packet;             /* Receive packet pointer */
  35         u32 control;            /* Descriptor command status */
  36 };
  37
  38 #define LPC32XX_ETH_RX_DESC_SIZE (sizeof(struct lpc32xx_eth_rxdesc))
  39
  40 /* RX control bitfields/masks (see Table 330) */
  41 #define LPC32XX_ETH_RX_CTRL_SIZE_MASK 0x000007FF
  42 #define LPC32XX_ETH_RX_CTRL_UNUSED    0x7FFFF800
  43 #define LPC32XX_ETH_RX_CTRL_INTERRUPT 0x80000000
  44
  45 /* a single RX status. The controller has an array of these */
  46 struct lpc32xx_eth_rxstat {
  47         u32 statusinfo;         /* Transmit Descriptor status */
  48         u32 statushashcrc;      /* Transmit Descriptor CRCs */
  49 };
  50
  51 #define LPC32XX_ETH_RX_STAT_SIZE (sizeof(struct lpc32xx_eth_rxstat))
  52
  53 /* RX statusinfo bitfields/masks (see Table 333) */
  54 #define RX_STAT_RXSIZE 0x000007FF
  55 /* Helper: OR of all errors except RANGE */
  56 #define RX_STAT_ERRORS 0x1B800000
  57
  58 /* a single TX descriptor. The controller has an array of these */
  59 struct lpc32xx_eth_txdesc {
  60         u32 packet;             /* Transmit packet pointer */
  61         u32 control;            /* Descriptor control */
  62 };
  63
  64 #define LPC32XX_ETH_TX_DESC_SIZE (sizeof(struct lpc32xx_eth_txdesc))
  65
  66 /* TX control bitfields/masks (see Table 335) */
  67 #define TX_CTRL_TXSIZE    0x000007FF
  68 #define TX_CTRL_LAST      0x40000000
  69
  70 /* a single TX status. The controller has an array of these */
  71 struct lpc32xx_eth_txstat {
  72         u32 statusinfo;         /* Transmit Descriptor status */
  73 };
  74
  75 #define LPC32XX_ETH_TX_STAT_SIZE (sizeof(struct lpc32xx_eth_txstat))
  76
  77 /* Ethernet MAC interface registers (see Table 283) */
  78 struct lpc32xx_eth_registers {
  79         /* MAC registers - 0x3106_0000 to 0x3106_01FC */
  80         u32 mac1;               /* MAC configuration register 1 */
  81         u32 mac2;               /* MAC configuration register 2 */
  82         u32 ipgt;               /* Back-to-back Inter-Packet Gap reg. */
  83         u32 ipgr;               /* Non-back-to-back IPG register */
  84         u32 clrt;               /* Collision Window / Retry register */
  85         u32 maxf;               /* Maximum Frame register */
  86         u32 supp;               /* Phy Support register */
  87         u32 test;
  88         u32 mcfg;               /* MII management configuration reg. */
  89         u32 mcmd;               /* MII management command register */
  90         u32 madr;               /* MII management address register */
  91         u32 mwtd;               /* MII management wite data register */
  92         u32 mrdd;               /* MII management read data register */
  93         u32 mind;               /* MII management indicators register */
  94         u32 reserved1[2];
  95         u32 sa0;                /* Station address register 0 */
  96         u32 sa1;                /* Station address register 1 */
  97         u32 sa2;                /* Station address register 2 */
  98         u32 reserved2[45];
  99         /* Control registers */
 100         u32 command;
 101         u32 status;
 102         u32 rxdescriptor;
 103         u32 rxstatus;
 104         u32 rxdescriptornumber; /* actually, number MINUS ONE */
 105         u32 rxproduceindex;     /* head of rx desc fifo */
 106         u32 rxconsumeindex;     /* tail of rx desc fifo */
 107         u32 txdescriptor;
 108         u32 txstatus;
 109         u32 txdescriptornumber; /* actually, number MINUS ONE */
 110         u32 txproduceindex;     /* head of rx desc fifo */
 111         u32 txconsumeindex;     /* tail of rx desc fifo */
 112         u32 reserved3[10];
 113         u32 tsv0;               /* Transmit status vector register 0 */
 114         u32 tsv1;               /* Transmit status vector register 1 */
 115         u32 rsv;                /* Receive status vector register */
 116         u32 reserved4[3];
 117         u32 flowcontrolcounter;
 118         u32 flowcontrolstatus;
 119         u32 reserved5[34];
 120         /* RX filter registers - 0x3106_0200 to 0x3106_0FDC */
 121         u32 rxfilterctrl;
 122         u32 rxfilterwolstatus;
 123         u32 rxfilterwolclear;
 124         u32 reserved6;
 125         u32 hashfilterl;
 126         u32 hashfilterh;
 127         u32 reserved7[882];
 128         /* Module control registers - 0x3106_0FE0 to 0x3106_0FF8 */
 129         u32 intstatus;          /* Interrupt status register */
 130         u32 intenable;
 131         u32 intclear;
 132         u32 intset;
 133         u32 reserved8;
 134         u32 powerdown;
 135         u32 reserved9;
 136 };
 137
 138 /* MAC1 register bitfields/masks and offsets (see Table 283) */
 139 #define MAC1_RECV_ENABLE        0x00000001
 140 #define MAC1_PASS_ALL_RX_FRAMES 0x00000002
 141 #define MAC1_SOFT_RESET         0x00008000
 142 /* Helper: general reset */
 143 #define MAC1_RESETS             0x0000CF00
 144
 145 /* MAC2 register bitfields/masks and offsets (see Table 284) */
 146 #define MAC2_FULL_DUPLEX    0x00000001
 147 #define MAC2_CRC_ENABLE     0x00000010
 148 #define MAC2_PAD_CRC_ENABLE 0x00000020
 149
 150 /* SUPP register bitfields/masks and offsets (see Table 290) */
 151 #define SUPP_SPEED 0x00000100
 152
 153 /* MCFG register bitfields/masks and offsets (see Table 292) */
 154 #define MCFG_RESET_MII_MGMT     0x00008000
 155 /* divide clock by 28 (see Table 293) */
 156 #define MCFG_CLOCK_SELECT_DIV28 0x0000001C
 157
 158 /* MADR register bitfields/masks and offsets (see Table 295) */
 159 #define MADR_REG_MASK   0x0000001F
 160 #define MADR_PHY_MASK   0x00001F00
 161 #define MADR_REG_OFFSET 0
 162 #define MADR_PHY_OFFSET 8
 163
 164 /* MIND register bitfields/masks (see Table 298) */
 165 #define MIND_BUSY      0x00000001
 166
 167 /* COMMAND register bitfields/masks and offsets (see Table 283) */
 168 #define COMMAND_RXENABLE      0x00000001
 169 #define COMMAND_TXENABLE      0x00000002
 170 #define COMMAND_PASSRUNTFRAME 0x00000040
 171 #define COMMAND_RMII          0x00000200
 172 #define COMMAND_FULL_DUPLEX   0x00000400
 173 /* Helper: general reset */
 174 #define COMMAND_RESETS        0x00000038
 175
 176 /* STATUS register bitfields/masks and offsets (see Table 283) */
 177 #define STATUS_RXSTATUS 0x00000001
 178 #define STATUS_TXSTATUS 0x00000002
 179
 180 /* RXFILTERCTRL register bitfields/masks (see Table 319) */
 181 #define RXFILTERCTRL_ACCEPTBROADCAST 0x00000002
 182 #define RXFILTERCTRL_ACCEPTPERFECT   0x00000020
 183
 184 /* Buffers and descriptors */
 185
 186 #define ATTRS(n) __aligned(n)
 187
 188 #define TX_BUF_COUNT 4
 189 #define RX_BUF_COUNT 4
 190
 191 struct lpc32xx_eth_buffers {
 192         ATTRS(4) struct lpc32xx_eth_txdesc tx_desc[TX_BUF_COUNT];
 193         ATTRS(4) struct lpc32xx_eth_txstat tx_stat[TX_BUF_COUNT];
 194         ATTRS(PKTALIGN) u8 tx_buf[TX_BUF_COUNT*PKTSIZE_ALIGN];
 195         ATTRS(4) struct lpc32xx_eth_rxdesc rx_desc[RX_BUF_COUNT];
 196         ATTRS(8) struct lpc32xx_eth_rxstat rx_stat[RX_BUF_COUNT];
 197         ATTRS(PKTALIGN) u8 rx_buf[RX_BUF_COUNT*PKTSIZE_ALIGN];
 198 };
 199
 200 /* port device data struct */
 201 struct lpc32xx_eth_device {
 202         struct eth_device dev;
 203         struct lpc32xx_eth_registers *regs;
 204         struct lpc32xx_eth_buffers *bufs;
 205         bool phy_rmii;
 206 };
 207
 208 #define LPC32XX_ETH_DEVICE_SIZE (sizeof(struct lpc32xx_eth_device))
 209
 210 /* generic macros */
 211 #define to_lpc32xx_eth(_d) container_of(_d, struct lpc32xx_eth_device, dev)
 212
 213 /* timeout for MII polling */
 214 #define MII_TIMEOUT 10000000
 215
 216 /* limits for PHY and register addresses */
 217 #define MII_MAX_REG (MADR_REG_MASK >> MADR_REG_OFFSET)
 218
 219 #define MII_MAX_PHY (MADR_PHY_MASK >> MADR_PHY_OFFSET)
 220
 221 #if defined(CONFIG_PHYLIB) || defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 222 /*
 223  * mii_reg_read - miiphy_read callback function.
 224  *
 225  * Returns 16bit phy register value, or 0xffff on error
 226  */
 227 static int mii_reg_read(struct mii_dev *bus, int phy_adr, int devad,
 228                         int reg_ofs)
 229 {
 230         u16 data = 0;
 231         struct eth_device *dev = eth_get_dev_by_name(bus->name);
 232         struct lpc32xx_eth_device *dlpc32xx_eth = to_lpc32xx_eth(dev);
 233         struct lpc32xx_eth_registers *regs = dlpc32xx_eth->regs;
 234         u32 mind_reg;
 235         u32 timeout;
 236
 237         /* check parameters */
 238         if (phy_adr > MII_MAX_PHY) {
 239                 printf("%s:%u: Invalid PHY address %d\n",
 240                        __func__, __LINE__, phy_adr);
 241                 return -EFAULT;
 242         }
 243         if (reg_ofs > MII_MAX_REG) {
 244                 printf("%s:%u: Invalid register offset %d\n",
 245                        __func__, __LINE__, reg_ofs);
 246                 return -EFAULT;
 247         }
 248
 249         /* write the phy and reg addressse into the MII address reg */
 250         writel((phy_adr << MADR_PHY_OFFSET) | (reg_ofs << MADR_REG_OFFSET),
 251                &regs->madr);
 252
 253         /* write 1 to the MII command register to cause a read */
 254         writel(1, &regs->mcmd);
 255
 256         /* wait till the MII is not busy */
 257         timeout = MII_TIMEOUT;
 258         do {
 259                 /* read MII indicators register */
 260                 mind_reg = readl(&regs->mind);
 261                 if (--timeout == 0)
 262                         break;
 263         } while (mind_reg & MIND_BUSY);
 264
 265         /* write 0 to the MII command register to finish the read */
 266         writel(0, &regs->mcmd);
 267
 268         if (timeout == 0) {
 269                 printf("%s:%u: MII busy timeout\n", __func__, __LINE__);
 270                 return -EFAULT;
 271         }
 272
 273         data = (u16) readl(&regs->mrdd);
 274
 275         debug("%s:(adr %d, off %d) => %04x\n", __func__, phy_adr,
 276               reg_ofs, data);
 277
 278         return data;
 279 }
 280
 281 /*
 282  * mii_reg_write - imiiphy_write callback function.
 283  *
 284  * Returns 0 if write succeed, -EINVAL on bad parameters
 285  * -ETIME on timeout
 286  */
 287 static int mii_reg_write(struct mii_dev *bus, int phy_adr, int devad,
 288                          int reg_ofs, u16 data)
 289 {
 290         struct eth_device *dev = eth_get_dev_by_name(bus->name);
 291         struct lpc32xx_eth_device *dlpc32xx_eth = to_lpc32xx_eth(dev);
 292         struct lpc32xx_eth_registers *regs = dlpc32xx_eth->regs;
 293         u32 mind_reg;
 294         u32 timeout;
 295
 296         /* check parameters */
 297         if (phy_adr > MII_MAX_PHY) {
 298                 printf("%s:%u: Invalid PHY address %d\n",
 299                        __func__, __LINE__, phy_adr);
 300                 return -EFAULT;
 301         }
 302         if (reg_ofs > MII_MAX_REG) {
 303                 printf("%s:%u: Invalid register offset %d\n",
 304                        __func__, __LINE__, reg_ofs);
 305                 return -EFAULT;
 306         }
 307
 308         /* write the phy and reg addressse into the MII address reg */
 309         writel((phy_adr << MADR_PHY_OFFSET) | (reg_ofs << MADR_REG_OFFSET),
 310                &regs->madr);
 311
 312         /* write data to the MII write register */
 313         writel(data, &regs->mwtd);
 314
 315         /* wait till the MII is not busy */
 316         timeout = MII_TIMEOUT;
 317         do {
 318                 /* read MII indicators register */
 319                 mind_reg = readl(&regs->mind);
 320                 if (--timeout == 0)
 321                         break;
 322         } while (mind_reg & MIND_BUSY);
 323
 324         if (timeout == 0) {
 325                 printf("%s:%u: MII busy timeout\n", __func__,
 326                        __LINE__);
 327                 return -EFAULT;
 328         }
 329
 330         /*debug("%s:(adr %d, off %d) <= %04x\n", __func__, phy_adr,
 331                 reg_ofs, data);*/
 332
 333         return 0;
 334 }
 335 #endif
 336
 337 /*
 338  * Provide default Ethernet buffers base address if target did not.
 339  * Locate buffers in SRAM at 0x00001000 to avoid cache issues and
 340  * maximize throughput.
 341  */
 342 #if !defined(CONFIG_LPC32XX_ETH_BUFS_BASE)
 343 #define CONFIG_LPC32XX_ETH_BUFS_BASE 0x00001000
 344 #endif
 345
 346 static struct lpc32xx_eth_device lpc32xx_eth = {
 347         .regs = (struct lpc32xx_eth_registers *)LPC32XX_ETH_BASE,
 348         .bufs = (struct lpc32xx_eth_buffers *)CONFIG_LPC32XX_ETH_BUFS_BASE,
 349 #if defined(CONFIG_RMII)
 350         .phy_rmii = true,
 351 #endif
 352 };
 353
 354 #define TX_TIMEOUT 10000
 355
 356 static int lpc32xx_eth_send(struct eth_device *dev, void *dataptr, int datasize)
 357 {
 358         struct lpc32xx_eth_device *lpc32xx_eth_device =
 359                 container_of(dev, struct lpc32xx_eth_device, dev);
 360         struct lpc32xx_eth_registers *regs = lpc32xx_eth_device->regs;
 361         struct lpc32xx_eth_buffers *bufs = lpc32xx_eth_device->bufs;
 362         int timeout, tx_index;
 363
 364         /* time out if transmit descriptor array remains full too long */
 365         timeout = TX_TIMEOUT;
 366         while ((readl(&regs->status) & STATUS_TXSTATUS) &&
 367                (readl(&regs->txconsumeindex)
 368                == readl(&regs->txproduceindex))) {
 369                 if (timeout-- == 0)
 370                         return -1;
 371         }
 372
 373         /* determine next transmit packet index to use */
 374         tx_index = readl(&regs->txproduceindex);
 375
 376         /* set up transmit packet */
 377         writel((u32)dataptr, &bufs->tx_desc[tx_index].packet);
 378         writel(TX_CTRL_LAST | ((datasize - 1) & TX_CTRL_TXSIZE),
 379                &bufs->tx_desc[tx_index].control);
 380         writel(0, &bufs->tx_stat[tx_index].statusinfo);
 381
 382         /* pass transmit packet to DMA engine */
 383         tx_index = (tx_index + 1) % TX_BUF_COUNT;
 384         writel(tx_index, &regs->txproduceindex);
 385
 386         /* transmission succeeded */
 387         return 0;
 388 }
 389
 390 #define RX_TIMEOUT 1000000
 391
 392 static int lpc32xx_eth_recv(struct eth_device *dev)
 393 {
 394         struct lpc32xx_eth_device *lpc32xx_eth_device =
 395                 container_of(dev, struct lpc32xx_eth_device, dev);
 396         struct lpc32xx_eth_registers *regs = lpc32xx_eth_device->regs;
 397         struct lpc32xx_eth_buffers *bufs = lpc32xx_eth_device->bufs;
 398         int timeout, rx_index;
 399
 400         /* time out if receive descriptor array remains empty too long */
 401         timeout = RX_TIMEOUT;
 402         while (readl(&regs->rxproduceindex) == readl(&regs->rxconsumeindex)) {
 403                 if (timeout-- == 0)
 404                         return -1;
 405         }
 406
 407         /* determine next receive packet index to use */
 408         rx_index = readl(&regs->rxconsumeindex);
 409
 410         /* if data was valid, pass it on */
 411         if (!(bufs->rx_stat[rx_index].statusinfo & RX_STAT_ERRORS)) {
 412                 net_process_received_packet(
 413                         &(bufs->rx_buf[rx_index * PKTSIZE_ALIGN]),
 414                         (bufs->rx_stat[rx_index].statusinfo
 415                          & RX_STAT_RXSIZE) + 1);
 416         }
 417
 418         /* pass receive slot back to DMA engine */
 419         rx_index = (rx_index + 1) % RX_BUF_COUNT;
 420         writel(rx_index, &regs->rxconsumeindex);
 421
 422         /* reception successful */
 423         return 0;
 424 }
 425
 426 static int lpc32xx_eth_write_hwaddr(struct eth_device *dev)
 427 {
 428         struct lpc32xx_eth_device *lpc32xx_eth_device =
 429                 container_of(dev, struct lpc32xx_eth_device, dev);
 430         struct lpc32xx_eth_registers *regs = lpc32xx_eth_device->regs;
 431
 432         /* Save station address */
 433         writel((unsigned long) (dev->enetaddr[0] |
 434                 (dev->enetaddr[1] << 8)), &regs->sa2);
 435         writel((unsigned long) (dev->enetaddr[2] |
 436                 (dev->enetaddr[3] << 8)), &regs->sa1);
 437         writel((unsigned long) (dev->enetaddr[4] |
 438                 (dev->enetaddr[5] << 8)), &regs->sa0);
 439
 440         return 0;
 441 }
 442
 443 static int lpc32xx_eth_init(struct eth_device *dev)
 444 {
 445         struct lpc32xx_eth_device *lpc32xx_eth_device =
 446                 container_of(dev, struct lpc32xx_eth_device, dev);
 447         struct lpc32xx_eth_registers *regs = lpc32xx_eth_device->regs;
 448         struct lpc32xx_eth_buffers *bufs = lpc32xx_eth_device->bufs;
 449         int index;
 450
 451         /* Initial MAC initialization */
 452         writel(MAC1_PASS_ALL_RX_FRAMES, &regs->mac1);
 453         writel(MAC2_PAD_CRC_ENABLE | MAC2_CRC_ENABLE, &regs->mac2);
 454         writel(PKTSIZE_ALIGN, &regs->maxf);
 455
 456         /* Retries: 15 (0xF). Collision window: 57 (0x37). */
 457         writel(0x370F, &regs->clrt);
 458
 459         /* Set IP gap pt 2 to default 0x12 but pt 1 to non-default 0 */
 460         writel(0x0012, &regs->ipgr);
 461
 462         /* pass runt (smaller than 64 bytes) frames */
 463         if (lpc32xx_eth_device->phy_rmii)
 464                 writel(COMMAND_PASSRUNTFRAME | COMMAND_RMII, &regs->command);
 465         else
 466                 writel(COMMAND_PASSRUNTFRAME, &regs->command);
 467
 468         /* Configure Full/Half Duplex mode */
 469         if (miiphy_duplex(dev->name, CONFIG_PHY_ADDR) == FULL) {
 470                 setbits_le32(&regs->mac2, MAC2_FULL_DUPLEX);
 471                 setbits_le32(&regs->command, COMMAND_FULL_DUPLEX);
 472                 writel(0x15, &regs->ipgt);
 473         } else {
 474                 writel(0x12, &regs->ipgt);
 475         }
 476
 477         /* Configure 100MBit/10MBit mode */
 478         if (miiphy_speed(dev->name, CONFIG_PHY_ADDR) == _100BASET)
 479                 writel(SUPP_SPEED, &regs->supp);
 480         else
 481                 writel(0, &regs->supp);
 482
 483         /* Save station address */
 484         writel((unsigned long) (dev->enetaddr[0] |
 485                 (dev->enetaddr[1] << 8)), &regs->sa2);
 486         writel((unsigned long) (dev->enetaddr[2] |
 487                 (dev->enetaddr[3] << 8)), &regs->sa1);
 488         writel((unsigned long) (dev->enetaddr[4] |
 489                 (dev->enetaddr[5] << 8)), &regs->sa0);
 490
 491         /* set up transmit buffers */
 492         for (index = 0; index < TX_BUF_COUNT; index++) {
 493                 bufs->tx_desc[index].control = 0;
 494                 bufs->tx_stat[index].statusinfo = 0;
 495         }
 496         writel((u32)(&bufs->tx_desc), (u32 *)&regs->txdescriptor);
 497         writel((u32)(&bufs->tx_stat), &regs->txstatus);
 498         writel(TX_BUF_COUNT-1, &regs->txdescriptornumber);
 499
 500         /* set up receive buffers */
 501         for (index = 0; index < RX_BUF_COUNT; index++) {
 502                 bufs->rx_desc[index].packet =
 503                         (u32) (bufs->rx_buf+index*PKTSIZE_ALIGN);
 504                 bufs->rx_desc[index].control = PKTSIZE_ALIGN - 1;
 505                 bufs->rx_stat[index].statusinfo = 0;
 506                 bufs->rx_stat[index].statushashcrc = 0;
 507         }
 508         writel((u32)(&bufs->rx_desc), &regs->rxdescriptor);
 509         writel((u32)(&bufs->rx_stat), &regs->rxstatus);
 510         writel(RX_BUF_COUNT-1, &regs->rxdescriptornumber);
 511
 512         /* Enable broadcast and matching address packets */
 513         writel(RXFILTERCTRL_ACCEPTBROADCAST |
 514                 RXFILTERCTRL_ACCEPTPERFECT, &regs->rxfilterctrl);
 515
 516         /* Clear and disable interrupts */
 517         writel(0xFFFF, &regs->intclear);
 518         writel(0, &regs->intenable);
 519
 520         /* Enable receive and transmit mode of MAC ethernet core */
 521         setbits_le32(&regs->command, COMMAND_RXENABLE | COMMAND_TXENABLE);
 522         setbits_le32(&regs->mac1, MAC1_RECV_ENABLE);
 523
 524         /*
 525          * Perform a 'dummy' first send to work around Ethernet.1
 526          * erratum (see ES_LPC3250 rev. 9 dated 1 June 2011).
 527          * Use zeroed "index" variable as the dummy.
 528          */
 529
 530         index = 0;
 531         lpc32xx_eth_send(dev, &index, 4);
 532
 533         return 0;
 534 }
 535
 536 static int lpc32xx_eth_halt(struct eth_device *dev)
 537 {
 538         struct lpc32xx_eth_device *lpc32xx_eth_device =
 539                 container_of(dev, struct lpc32xx_eth_device, dev);
 540         struct lpc32xx_eth_registers *regs = lpc32xx_eth_device->regs;
 541
 542         /* Reset all MAC logic */
 543         writel(MAC1_RESETS, &regs->mac1);
 544         writel(COMMAND_RESETS, &regs->command);
 545         /* Let reset condition settle */
 546         udelay(2000);
 547
 548         return 0;
 549 }
 550
 551 #if defined(CONFIG_PHYLIB)
 552 int lpc32xx_eth_phylib_init(struct eth_device *dev, int phyid)
 553 {
 554         struct lpc32xx_eth_device *lpc32xx_eth_device =
 555                 container_of(dev, struct lpc32xx_eth_device, dev);
 556         struct mii_dev *bus;
 557         struct phy_device *phydev;
 558         int ret;
 559
 560         bus = mdio_alloc();
 561         if (!bus) {
 562                 printf("mdio_alloc failed\n");
 563                 return -ENOMEM;
 564         }
 565         bus->read = mii_reg_read;
 566         bus->write = mii_reg_write;
 567         strcpy(bus->name, dev->name);
 568
 569         ret = mdio_register(bus);
 570         if (ret) {
 571                 printf("mdio_register failed\n");
 572                 free(bus);
 573                 return -ENOMEM;
 574         }
 575
 576         if (lpc32xx_eth_device->phy_rmii)
 577                 phydev = phy_connect(bus, phyid, dev, PHY_INTERFACE_MODE_RMII);
 578         else
 579                 phydev = phy_connect(bus, phyid, dev, PHY_INTERFACE_MODE_MII);
 580
 581         if (!phydev) {
 582                 printf("phy_connect failed\n");
 583                 return -ENODEV;
 584         }
 585
 586         phy_config(phydev);
 587         phy_startup(phydev);
 588
 589         return 0;
 590 }
 591 #endif
 592
 593 int lpc32xx_eth_initialize(bd_t *bis)
 594 {
 595         struct eth_device *dev = &lpc32xx_eth.dev;
 596         struct lpc32xx_eth_registers *regs = lpc32xx_eth.regs;
 597
 598         /*
 599          * Set RMII management clock rate. With HCLK at 104 MHz and
 600          * a divider of 28, this will be 3.72 MHz.
 601          */
 602         writel(MCFG_RESET_MII_MGMT, &regs->mcfg);
 603         writel(MCFG_CLOCK_SELECT_DIV28, &regs->mcfg);
 604
 605         /* Reset all MAC logic */
 606         writel(MAC1_RESETS, &regs->mac1);
 607         writel(COMMAND_RESETS, &regs->command);
 608
 609         /* wait 10 ms for the whole I/F to reset */
 610         udelay(10000);
 611
 612         /* must be less than sizeof(dev->name) */
 613         strcpy(dev->name, "eth0");
 614
 615         dev->init = (void *)lpc32xx_eth_init;
 616         dev->halt = (void *)lpc32xx_eth_halt;
 617         dev->send = (void *)lpc32xx_eth_send;
 618         dev->recv = (void *)lpc32xx_eth_recv;
 619         dev->write_hwaddr = (void *)lpc32xx_eth_write_hwaddr;
 620
 621         /* Release SOFT reset to let MII talk to PHY */
 622         clrbits_le32(&regs->mac1, MAC1_SOFT_RESET);
 623
 624         /* register driver before talking to phy */
 625         eth_register(dev);
 626
 627 #if defined(CONFIG_PHYLIB)
 628         lpc32xx_eth_phylib_init(dev, CONFIG_PHY_ADDR);
 629 #elif defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 630         int retval;
 631         struct mii_dev *mdiodev = mdio_alloc();
 632         if (!mdiodev)
 633                 return -ENOMEM;
 634         strncpy(mdiodev->name, dev->name, MDIO_NAME_LEN);
 635         mdiodev->read = mii_reg_read;
 636         mdiodev->write = mii_reg_write;
 637
 638         retval = mdio_register(mdiodev);
 639         if (retval < 0)
 640                 return retval;
 641 #endif
 642
 643         return 0;
 644 }