drivers/clk/clk_stm32h7.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2017, STMicroelectronics - All Rights Reserved
   4  * Author(s): Patrice Chotard, <patrice.chotard@foss.st.com> for STMicroelectronics.
   5  */
   6
   7 #include <common.h>
   8 #include <clk-uclass.h>
   9 #include <dm.h>
  10 #include <log.h>
  11 #include <regmap.h>
  12 #include <syscon.h>
  13 #include <asm/io.h>
  14 #include <dm/root.h>
  15 #include <linux/bitops.h>
  16
  17 #include <dt-bindings/clock/stm32h7-clks.h>
  18
  19 /* RCC CR specific definitions */
  20 #define RCC_CR_HSION                    BIT(0)
  21 #define RCC_CR_HSIRDY                   BIT(2)
  22
  23 #define RCC_CR_HSEON                    BIT(16)
  24 #define RCC_CR_HSERDY                   BIT(17)
  25 #define RCC_CR_HSEBYP                   BIT(18)
  26 #define RCC_CR_PLL1ON                   BIT(24)
  27 #define RCC_CR_PLL1RDY                  BIT(25)
  28
  29 #define RCC_CR_HSIDIV_MASK              GENMASK(4, 3)
  30 #define RCC_CR_HSIDIV_SHIFT             3
  31
  32 #define RCC_CFGR_SW_MASK                GENMASK(2, 0)
  33 #define RCC_CFGR_SW_HSI                 0
  34 #define RCC_CFGR_SW_CSI                 1
  35 #define RCC_CFGR_SW_HSE                 2
  36 #define RCC_CFGR_SW_PLL1                3
  37 #define RCC_CFGR_TIMPRE                 BIT(15)
  38
  39 #define RCC_PLLCKSELR_PLLSRC_HSI        0
  40 #define RCC_PLLCKSELR_PLLSRC_CSI        1
  41 #define RCC_PLLCKSELR_PLLSRC_HSE        2
  42 #define RCC_PLLCKSELR_PLLSRC_NO_CLK     3
  43
  44 #define RCC_PLLCKSELR_PLLSRC_MASK       GENMASK(1, 0)
  45
  46 #define RCC_PLLCKSELR_DIVM1_SHIFT       4
  47 #define RCC_PLLCKSELR_DIVM1_MASK        GENMASK(9, 4)
  48
  49 #define RCC_PLL1DIVR_DIVN1_MASK         GENMASK(8, 0)
  50
  51 #define RCC_PLL1DIVR_DIVP1_SHIFT        9
  52 #define RCC_PLL1DIVR_DIVP1_MASK         GENMASK(15, 9)
  53
  54 #define RCC_PLL1DIVR_DIVQ1_SHIFT        16
  55 #define RCC_PLL1DIVR_DIVQ1_MASK         GENMASK(22, 16)
  56
  57 #define RCC_PLL1DIVR_DIVR1_SHIFT        24
  58 #define RCC_PLL1DIVR_DIVR1_MASK         GENMASK(30, 24)
  59
  60 #define RCC_PLL1FRACR_FRACN1_SHIFT      3
  61 #define RCC_PLL1FRACR_FRACN1_MASK       GENMASK(15, 3)
  62
  63 #define RCC_PLLCFGR_PLL1RGE_SHIFT       2
  64 #define         PLL1RGE_1_2_MHZ         0
  65 #define         PLL1RGE_2_4_MHZ         1
  66 #define         PLL1RGE_4_8_MHZ         2
  67 #define         PLL1RGE_8_16_MHZ        3
  68 #define RCC_PLLCFGR_DIVP1EN             BIT(16)
  69 #define RCC_PLLCFGR_DIVQ1EN             BIT(17)
  70 #define RCC_PLLCFGR_DIVR1EN             BIT(18)
  71
  72 #define RCC_D1CFGR_HPRE_MASK            GENMASK(3, 0)
  73 #define RCC_D1CFGR_HPRE_DIVIDED         BIT(3)
  74 #define RCC_D1CFGR_HPRE_DIVIDER         GENMASK(2, 0)
  75
  76 #define RCC_D1CFGR_HPRE_DIV2            8
  77
  78 #define RCC_D1CFGR_D1PPRE_SHIFT         4
  79 #define RCC_D1CFGR_D1PPRE_DIVIDED       BIT(6)
  80 #define RCC_D1CFGR_D1PPRE_DIVIDER       GENMASK(5, 4)
  81
  82 #define RCC_D1CFGR_D1CPRE_SHIFT         8
  83 #define RCC_D1CFGR_D1CPRE_DIVIDER       GENMASK(10, 8)
  84 #define RCC_D1CFGR_D1CPRE_DIVIDED       BIT(11)
  85
  86 #define RCC_D2CFGR_D2PPRE1_SHIFT        4
  87 #define RCC_D2CFGR_D2PPRE1_DIVIDED      BIT(6)
  88 #define RCC_D2CFGR_D2PPRE1_DIVIDER      GENMASK(5, 4)
  89
  90 #define RCC_D2CFGR_D2PPRE2_SHIFT        8
  91 #define RCC_D2CFGR_D2PPRE2_DIVIDED      BIT(10)
  92 #define RCC_D2CFGR_D2PPRE2_DIVIDER      GENMASK(9, 8)
  93
  94 #define RCC_D3CFGR_D3PPRE_SHIFT         4
  95 #define RCC_D3CFGR_D3PPRE_DIVIDED       BIT(6)
  96 #define RCC_D3CFGR_D3PPRE_DIVIDER       GENMASK(5, 4)
  97
  98 #define RCC_D1CCIPR_FMCSRC_MASK         GENMASK(1, 0)
  99 #define         FMCSRC_HCLKD1           0
 100 #define         FMCSRC_PLL1_Q_CK        1
 101 #define         FMCSRC_PLL2_R_CK        2
 102 #define         FMCSRC_PER_CK           3
 103
 104 #define RCC_D1CCIPR_QSPISRC_MASK        GENMASK(5, 4)
 105 #define RCC_D1CCIPR_QSPISRC_SHIFT       4
 106 #define         QSPISRC_HCLKD1          0
 107 #define         QSPISRC_PLL1_Q_CK       1
 108 #define         QSPISRC_PLL2_R_CK       2
 109 #define         QSPISRC_PER_CK          3
 110
 111 #define PWR_CR3                         0x0c
 112 #define PWR_CR3_SCUEN                   BIT(2)
 113 #define PWR_D3CR                        0x18
 114 #define PWR_D3CR_VOS_MASK               GENMASK(15, 14)
 115 #define PWR_D3CR_VOS_SHIFT              14
 116 #define         VOS_SCALE_3             1
 117 #define         VOS_SCALE_2             2
 118 #define         VOS_SCALE_1             3
 119 #define PWR_D3CR_VOSREADY               BIT(13)
 120
 121 struct stm32_rcc_regs {
 122         u32 cr;         /* 0x00 Source Control Register */
 123         u32 icscr;      /* 0x04 Internal Clock Source Calibration Register */
 124         u32 crrcr;      /* 0x08 Clock Recovery RC Register */
 125         u32 reserved1;  /* 0x0c reserved */
 126         u32 cfgr;       /* 0x10 Clock Configuration Register */
 127         u32 reserved2;  /* 0x14 reserved */
 128         u32 d1cfgr;     /* 0x18 Domain 1 Clock Configuration Register */
 129         u32 d2cfgr;     /* 0x1c Domain 2 Clock Configuration Register */
 130         u32 d3cfgr;     /* 0x20 Domain 3 Clock Configuration Register */
 131         u32 reserved3;  /* 0x24 reserved */
 132         u32 pllckselr;  /* 0x28 PLLs Clock Source Selection Register */
 133         u32 pllcfgr;    /* 0x2c PLLs Configuration Register */
 134         u32 pll1divr;   /* 0x30 PLL1 Dividers Configuration Register */
 135         u32 pll1fracr;  /* 0x34 PLL1 Fractional Divider Register */
 136         u32 pll2divr;   /* 0x38 PLL2 Dividers Configuration Register */
 137         u32 pll2fracr;  /* 0x3c PLL2 Fractional Divider Register */
 138         u32 pll3divr;   /* 0x40 PLL3 Dividers Configuration Register */
 139         u32 pll3fracr;  /* 0x44 PLL3 Fractional Divider Register */
 140         u32 reserved4;  /* 0x48 reserved */
 141         u32 d1ccipr;    /* 0x4c Domain 1 Kernel Clock Configuration Register */
 142         u32 d2ccip1r;   /* 0x50 Domain 2 Kernel Clock Configuration Register */
 143         u32 d2ccip2r;   /* 0x54 Domain 2 Kernel Clock Configuration Register */
 144         u32 d3ccipr;    /* 0x58 Domain 3 Kernel Clock Configuration Register */
 145         u32 reserved5;  /* 0x5c reserved */
 146         u32 cier;       /* 0x60 Clock Source Interrupt Enable Register */
 147         u32 cifr;       /* 0x64 Clock Source Interrupt Flag Register */
 148         u32 cicr;       /* 0x68 Clock Source Interrupt Clear Register */
 149         u32 reserved6;  /* 0x6c reserved */
 150         u32 bdcr;       /* 0x70 Backup Domain Control Register */
 151         u32 csr;        /* 0x74 Clock Control and Status Register */
 152         u32 reserved7;  /* 0x78 reserved */
 153
 154         u32 ahb3rstr;   /* 0x7c AHB3 Peripheral Reset Register */
 155         u32 ahb1rstr;   /* 0x80 AHB1 Peripheral Reset Register */
 156         u32 ahb2rstr;   /* 0x84 AHB2 Peripheral Reset Register */
 157         u32 ahb4rstr;   /* 0x88 AHB4 Peripheral Reset Register */
 158
 159         u32 apb3rstr;   /* 0x8c APB3 Peripheral Reset Register */
 160         u32 apb1lrstr;  /* 0x90 APB1 low Peripheral Reset Register */
 161         u32 apb1hrstr;  /* 0x94 APB1 high Peripheral Reset Register */
 162         u32 apb2rstr;   /* 0x98 APB2 Clock Register */
 163         u32 apb4rstr;   /* 0x9c APB4 Clock Register */
 164
 165         u32 gcr;        /* 0xa0 Global Control Register */
 166         u32 reserved8;  /* 0xa4 reserved */
 167         u32 d3amr;      /* 0xa8 D3 Autonomous mode Register */
 168         u32 reserved9[9];/* 0xac to 0xcc reserved */
 169         u32 rsr;        /* 0xd0 Reset Status Register */
 170         u32 ahb3enr;    /* 0xd4 AHB3 Clock Register */
 171         u32 ahb1enr;    /* 0xd8 AHB1 Clock Register */
 172         u32 ahb2enr;    /* 0xdc AHB2 Clock Register */
 173         u32 ahb4enr;    /* 0xe0 AHB4 Clock Register */
 174
 175         u32 apb3enr;    /* 0xe4 APB3 Clock Register */
 176         u32 apb1lenr;   /* 0xe8 APB1 low Clock Register */
 177         u32 apb1henr;   /* 0xec APB1 high Clock Register */
 178         u32 apb2enr;    /* 0xf0 APB2 Clock Register */
 179         u32 apb4enr;    /* 0xf4 APB4 Clock Register */
 180 };
 181
 182 #define RCC_AHB3ENR     offsetof(struct stm32_rcc_regs, ahb3enr)
 183 #define RCC_AHB1ENR     offsetof(struct stm32_rcc_regs, ahb1enr)
 184 #define RCC_AHB2ENR     offsetof(struct stm32_rcc_regs, ahb2enr)
 185 #define RCC_AHB4ENR     offsetof(struct stm32_rcc_regs, ahb4enr)
 186 #define RCC_APB3ENR     offsetof(struct stm32_rcc_regs, apb3enr)
 187 #define RCC_APB1LENR    offsetof(struct stm32_rcc_regs, apb1lenr)
 188 #define RCC_APB1HENR    offsetof(struct stm32_rcc_regs, apb1henr)
 189 #define RCC_APB2ENR     offsetof(struct stm32_rcc_regs, apb2enr)
 190 #define RCC_APB4ENR     offsetof(struct stm32_rcc_regs, apb4enr)
 191
 192 struct clk_cfg {
 193         u32 gate_offset;
 194         u8  gate_bit_idx;
 195         const char *name;
 196 };
 197
 198 /*
 199  * the way all these entries are sorted in this array could seem
 200  * unlogical, but we are dependant of kernel DT_bindings,
 201  * where clocks are separate in 2 banks, peripheral clocks and
 202  * kernel clocks.
 203  */
 204
 205 static const struct clk_cfg clk_map[] = {
 206         {RCC_AHB3ENR,  31, "d1sram1"},  /* peripheral clocks */
 207         {RCC_AHB3ENR,  30, "itcm"},
 208         {RCC_AHB3ENR,  29, "dtcm2"},
 209         {RCC_AHB3ENR,  28, "dtcm1"},
 210         {RCC_AHB3ENR,   8, "flitf"},
 211         {RCC_AHB3ENR,   5, "jpgdec"},
 212         {RCC_AHB3ENR,   4, "dma2d"},
 213         {RCC_AHB3ENR,   0, "mdma"},
 214         {RCC_AHB1ENR,  28, "usb2ulpi"},
 215         {RCC_AHB1ENR,  17, "eth1rx"},
 216         {RCC_AHB1ENR,  16, "eth1tx"},
 217         {RCC_AHB1ENR,  15, "eth1mac"},
 218         {RCC_AHB1ENR,  14, "art"},
 219         {RCC_AHB1ENR,  26, "usb1ulpi"},
 220         {RCC_AHB1ENR,   1, "dma2"},
 221         {RCC_AHB1ENR,   0, "dma1"},
 222         {RCC_AHB2ENR,  31, "d2sram3"},
 223         {RCC_AHB2ENR,  30, "d2sram2"},
 224         {RCC_AHB2ENR,  29, "d2sram1"},
 225         {RCC_AHB2ENR,   5, "hash"},
 226         {RCC_AHB2ENR,   4, "crypt"},
 227         {RCC_AHB2ENR,   0, "camitf"},
 228         {RCC_AHB4ENR,  28, "bkpram"},
 229         {RCC_AHB4ENR,  25, "hsem"},
 230         {RCC_AHB4ENR,  21, "bdma"},
 231         {RCC_AHB4ENR,  19, "crc"},
 232         {RCC_AHB4ENR,  10, "gpiok"},
 233         {RCC_AHB4ENR,   9, "gpioj"},
 234         {RCC_AHB4ENR,   8, "gpioi"},
 235         {RCC_AHB4ENR,   7, "gpioh"},
 236         {RCC_AHB4ENR,   6, "gpiog"},
 237         {RCC_AHB4ENR,   5, "gpiof"},
 238         {RCC_AHB4ENR,   4, "gpioe"},
 239         {RCC_AHB4ENR,   3, "gpiod"},
 240         {RCC_AHB4ENR,   2, "gpioc"},
 241         {RCC_AHB4ENR,   1, "gpiob"},
 242         {RCC_AHB4ENR,   0, "gpioa"},
 243         {RCC_APB3ENR,   6, "wwdg1"},
 244         {RCC_APB1LENR, 29, "dac12"},
 245         {RCC_APB1LENR, 11, "wwdg2"},
 246         {RCC_APB1LENR,  8, "tim14"},
 247         {RCC_APB1LENR,  7, "tim13"},
 248         {RCC_APB1LENR,  6, "tim12"},
 249         {RCC_APB1LENR,  5, "tim7"},
 250         {RCC_APB1LENR,  4, "tim6"},
 251         {RCC_APB1LENR,  3, "tim5"},
 252         {RCC_APB1LENR,  2, "tim4"},
 253         {RCC_APB1LENR,  1, "tim3"},
 254         {RCC_APB1LENR,  0, "tim2"},
 255         {RCC_APB1HENR,  5, "mdios"},
 256         {RCC_APB1HENR,  4, "opamp"},
 257         {RCC_APB1HENR,  1, "crs"},
 258         {RCC_APB2ENR,  18, "tim17"},
 259         {RCC_APB2ENR,  17, "tim16"},
 260         {RCC_APB2ENR,  16, "tim15"},
 261         {RCC_APB2ENR,   1, "tim8"},
 262         {RCC_APB2ENR,   0, "tim1"},
 263         {RCC_APB4ENR,  26, "tmpsens"},
 264         {RCC_APB4ENR,  16, "rtcapb"},
 265         {RCC_APB4ENR,  15, "vref"},
 266         {RCC_APB4ENR,  14, "comp12"},
 267         {RCC_APB4ENR,   1, "syscfg"},
 268         {RCC_AHB3ENR,  16, "sdmmc1"},   /* kernel clocks */
 269         {RCC_AHB3ENR,  14, "quadspi"},
 270         {RCC_AHB3ENR,  12, "fmc"},
 271         {RCC_AHB1ENR,  27, "usb2otg"},
 272         {RCC_AHB1ENR,  25, "usb1otg"},
 273         {RCC_AHB1ENR,   5, "adc12"},
 274         {RCC_AHB2ENR,   9, "sdmmc2"},
 275         {RCC_AHB2ENR,   6, "rng"},
 276         {RCC_AHB4ENR,  24, "adc3"},
 277         {RCC_APB3ENR,   4, "dsi"},
 278         {RCC_APB3ENR,   3, "ltdc"},
 279         {RCC_APB1LENR, 31, "usart8"},
 280         {RCC_APB1LENR, 30, "usart7"},
 281         {RCC_APB1LENR, 27, "hdmicec"},
 282         {RCC_APB1LENR, 23, "i2c3"},
 283         {RCC_APB1LENR, 22, "i2c2"},
 284         {RCC_APB1LENR, 21, "i2c1"},
 285         {RCC_APB1LENR, 20, "uart5"},
 286         {RCC_APB1LENR, 19, "uart4"},
 287         {RCC_APB1LENR, 18, "usart3"},
 288         {RCC_APB1LENR, 17, "usart2"},
 289         {RCC_APB1LENR, 16, "spdifrx"},
 290         {RCC_APB1LENR, 15, "spi3"},
 291         {RCC_APB1LENR, 14, "spi2"},
 292         {RCC_APB1LENR,  9, "lptim1"},
 293         {RCC_APB1HENR,  8, "fdcan"},
 294         {RCC_APB1HENR,  2, "swp"},
 295         {RCC_APB2ENR,  29, "hrtim"},
 296         {RCC_APB2ENR,  28, "dfsdm1"},
 297         {RCC_APB2ENR,  24, "sai3"},
 298         {RCC_APB2ENR,  23, "sai2"},
 299         {RCC_APB2ENR,  22, "sai1"},
 300         {RCC_APB2ENR,  20, "spi5"},
 301         {RCC_APB2ENR,  13, "spi4"},
 302         {RCC_APB2ENR,  12, "spi1"},
 303         {RCC_APB2ENR,   5, "usart6"},
 304         {RCC_APB2ENR,   4, "usart1"},
 305         {RCC_APB4ENR,  21, "sai4a"},
 306         {RCC_APB4ENR,  21, "sai4b"},
 307         {RCC_APB4ENR,  12, "lptim5"},
 308         {RCC_APB4ENR,  11, "lptim4"},
 309         {RCC_APB4ENR,  10, "lptim3"},
 310         {RCC_APB4ENR,   9, "lptim2"},
 311         {RCC_APB4ENR,   7, "i2c4"},
 312         {RCC_APB4ENR,   5,  "spi6"},
 313         {RCC_APB4ENR,   3, "lpuart1"},
 314 };
 315
 316 struct stm32_clk {
 317         struct stm32_rcc_regs *rcc_base;
 318         struct regmap *pwr_regmap;
 319 };
 320
 321 struct pll_psc {
 322         u8      divm;
 323         u16     divn;
 324         u8      divp;
 325         u8      divq;
 326         u8      divr;
 327 };
 328
 329 /*
 330  * OSC_HSE = 25 MHz
 331  * VCO = 500MHz
 332  * pll1_p = 250MHz / pll1_q = 250MHz pll1_r = 250Mhz
 333  */
 334 struct pll_psc sys_pll_psc = {
 335         .divm = 4,
 336         .divn = 80,
 337         .divp = 2,
 338         .divq = 2,
 339         .divr = 2,
 340 };
 341
 342 enum apb {
 343         APB1,
 344         APB2,
 345 };
 346
 347 int configure_clocks(struct udevice *dev)
 348 {
 349         struct stm32_clk *priv = dev_get_priv(dev);
 350         struct stm32_rcc_regs *regs = priv->rcc_base;
 351         uint8_t *pwr_base = (uint8_t *)regmap_get_range(priv->pwr_regmap, 0);
 352         uint32_t pllckselr = 0;
 353         uint32_t pll1divr = 0;
 354         uint32_t pllcfgr = 0;
 355
 356         /* Switch on HSI */
 357         setbits_le32(&regs->cr, RCC_CR_HSION);
 358         while (!(readl(&regs->cr) & RCC_CR_HSIRDY))
 359                 ;
 360
 361         /* Reset CFGR, now HSI is the default system clock */
 362         writel(0, &regs->cfgr);
 363
 364         /* Set all kernel domain clock registers to reset value*/
 365         writel(0x0, &regs->d1ccipr);
 366         writel(0x0, &regs->d2ccip1r);
 367         writel(0x0, &regs->d2ccip2r);
 368
 369         /* Set voltage scaling at scale 1 (1,15 - 1,26 Volts) */
 370         clrsetbits_le32(pwr_base + PWR_D3CR, PWR_D3CR_VOS_MASK,
 371                         VOS_SCALE_1 << PWR_D3CR_VOS_SHIFT);
 372         /* Lock supply configuration update */
 373         clrbits_le32(pwr_base + PWR_CR3, PWR_CR3_SCUEN);
 374         while (!(readl(pwr_base + PWR_D3CR) & PWR_D3CR_VOSREADY))
 375                 ;
 376
 377         /* disable HSE to configure it  */
 378         clrbits_le32(&regs->cr, RCC_CR_HSEON);
 379         while ((readl(&regs->cr) & RCC_CR_HSERDY))
 380                 ;
 381
 382         /* clear HSE bypass and set it ON */
 383         clrbits_le32(&regs->cr, RCC_CR_HSEBYP);
 384         /* Switch on HSE */
 385         setbits_le32(&regs->cr, RCC_CR_HSEON);
 386         while (!(readl(&regs->cr) & RCC_CR_HSERDY))
 387                 ;
 388
 389         /* pll setup, disable it */
 390         clrbits_le32(&regs->cr, RCC_CR_PLL1ON);
 391         while ((readl(&regs->cr) & RCC_CR_PLL1RDY))
 392                 ;
 393
 394         /* Select HSE as PLL clock source */
 395         pllckselr |= RCC_PLLCKSELR_PLLSRC_HSE;
 396         pllckselr |= sys_pll_psc.divm << RCC_PLLCKSELR_DIVM1_SHIFT;
 397         writel(pllckselr, &regs->pllckselr);
 398
 399         pll1divr |= (sys_pll_psc.divr - 1) << RCC_PLL1DIVR_DIVR1_SHIFT;
 400         pll1divr |= (sys_pll_psc.divq - 1) << RCC_PLL1DIVR_DIVQ1_SHIFT;
 401         pll1divr |= (sys_pll_psc.divp - 1) << RCC_PLL1DIVR_DIVP1_SHIFT;
 402         pll1divr |= (sys_pll_psc.divn - 1);
 403         writel(pll1divr, &regs->pll1divr);
 404
 405         pllcfgr |= PLL1RGE_4_8_MHZ << RCC_PLLCFGR_PLL1RGE_SHIFT;
 406         pllcfgr |= RCC_PLLCFGR_DIVP1EN;
 407         pllcfgr |= RCC_PLLCFGR_DIVQ1EN;
 408         pllcfgr |= RCC_PLLCFGR_DIVR1EN;
 409         writel(pllcfgr, &regs->pllcfgr);
 410
 411         /* pll setup, enable it */
 412         setbits_le32(&regs->cr, RCC_CR_PLL1ON);
 413
 414         /* set HPRE (/2) DI clk --> 125MHz */
 415         clrsetbits_le32(&regs->d1cfgr, RCC_D1CFGR_HPRE_MASK,
 416                         RCC_D1CFGR_HPRE_DIV2);
 417
 418         /*  select PLL1 as system clock source (sys_ck)*/
 419         clrsetbits_le32(&regs->cfgr, RCC_CFGR_SW_MASK, RCC_CFGR_SW_PLL1);
 420         while ((readl(&regs->cfgr) & RCC_CFGR_SW_MASK) != RCC_CFGR_SW_PLL1)
 421                 ;
 422
 423         /* sdram: use pll1_q as fmc_k clk */
 424         clrsetbits_le32(&regs->d1ccipr, RCC_D1CCIPR_FMCSRC_MASK,
 425                         FMCSRC_PLL1_Q_CK);
 426
 427         return 0;
 428 }
 429
 430 static u32 stm32_get_HSI_divider(struct stm32_rcc_regs *regs)
 431 {
 432         u32 divider;
 433
 434         /* get HSI divider value */
 435         divider = readl(&regs->cr) & RCC_CR_HSIDIV_MASK;
 436         divider = divider >> RCC_CR_HSIDIV_SHIFT;
 437
 438         return divider;
 439 };
 440
 441 enum pllsrc {
 442         HSE,
 443         LSE,
 444         HSI,
 445         CSI,
 446         I2S,
 447         TIMER,
 448         PLLSRC_NB,
 449 };
 450
 451 static const char * const pllsrc_name[PLLSRC_NB] = {
 452         [HSE] = "clk-hse",
 453         [LSE] = "clk-lse",
 454         [HSI] = "clk-hsi",
 455         [CSI] = "clk-csi",
 456         [I2S] = "clk-i2s",
 457         [TIMER] = "timer-clk"
 458 };
 459
 460 static ulong stm32_get_rate(struct stm32_rcc_regs *regs, enum pllsrc pllsrc)
 461 {
 462         struct clk clk;
 463         struct udevice *fixed_clock_dev = NULL;
 464         u32 divider;
 465         int ret;
 466         const char *name = pllsrc_name[pllsrc];
 467
 468         debug("%s name %s\n", __func__, name);
 469
 470         clk.id = 0;
 471         ret = uclass_get_device_by_name(UCLASS_CLK, name, &fixed_clock_dev);
 472         if (ret) {
 473                 pr_err("Can't find clk %s (%d)", name, ret);
 474                 return 0;
 475         }
 476
 477         ret = clk_request(fixed_clock_dev, &clk);
 478         if (ret) {
 479                 pr_err("Can't request %s clk (%d)", name, ret);
 480                 return 0;
 481         }
 482
 483         divider = 0;
 484         if (pllsrc == HSI)
 485                 divider = stm32_get_HSI_divider(regs);
 486
 487         debug("%s divider %d rate %ld\n", __func__,
 488               divider, clk_get_rate(&clk));
 489
 490         return clk_get_rate(&clk) >> divider;
 491 };
 492
 493 enum pll1_output {
 494         PLL1_P_CK,
 495         PLL1_Q_CK,
 496         PLL1_R_CK,
 497 };
 498
 499 static u32 stm32_get_PLL1_rate(struct stm32_rcc_regs *regs,
 500                                enum pll1_output output)
 501 {
 502         ulong pllsrc = 0;
 503         u32 divm1, divn1, divp1, divq1, divr1, fracn1;
 504         ulong vco, rate;
 505
 506         /* get the PLLSRC */
 507         switch (readl(&regs->pllckselr) & RCC_PLLCKSELR_PLLSRC_MASK) {
 508         case RCC_PLLCKSELR_PLLSRC_HSI:
 509                 pllsrc = stm32_get_rate(regs, HSI);
 510                 break;
 511         case RCC_PLLCKSELR_PLLSRC_CSI:
 512                 pllsrc = stm32_get_rate(regs, CSI);
 513                 break;
 514         case RCC_PLLCKSELR_PLLSRC_HSE:
 515                 pllsrc = stm32_get_rate(regs, HSE);
 516                 break;
 517         case RCC_PLLCKSELR_PLLSRC_NO_CLK:
 518                 /* shouldn't happen */
 519                 pr_err("wrong value for RCC_PLLCKSELR register\n");
 520                 pllsrc = 0;
 521                 break;
 522         }
 523
 524         /* pllsrc = 0 ? no need to go ahead */
 525         if (!pllsrc)
 526                 return pllsrc;
 527
 528         /* get divm1, divp1, divn1 and divr1 */
 529         divm1 = readl(&regs->pllckselr) & RCC_PLLCKSELR_DIVM1_MASK;
 530         divm1 = divm1 >> RCC_PLLCKSELR_DIVM1_SHIFT;
 531
 532         divn1 = (readl(&regs->pll1divr) & RCC_PLL1DIVR_DIVN1_MASK) + 1;
 533
 534         divp1 = readl(&regs->pll1divr) & RCC_PLL1DIVR_DIVP1_MASK;
 535         divp1 = (divp1 >> RCC_PLL1DIVR_DIVP1_SHIFT) + 1;
 536
 537         divq1 = readl(&regs->pll1divr) & RCC_PLL1DIVR_DIVQ1_MASK;
 538         divq1 = (divq1 >> RCC_PLL1DIVR_DIVQ1_SHIFT) + 1;
 539
 540         divr1 = readl(&regs->pll1divr) & RCC_PLL1DIVR_DIVR1_MASK;
 541         divr1 = (divr1 >> RCC_PLL1DIVR_DIVR1_SHIFT) + 1;
 542
 543         fracn1 = readl(&regs->pll1fracr) & RCC_PLL1DIVR_DIVR1_MASK;
 544         fracn1 = fracn1 & RCC_PLL1DIVR_DIVR1_SHIFT;
 545
 546         vco = (pllsrc / divm1) * divn1;
 547         rate = (pllsrc * fracn1) / (divm1 * 8192);
 548
 549         debug("%s divm1 = %d divn1 = %d divp1 = %d divq1 = %d divr1 = %d\n",
 550               __func__, divm1, divn1, divp1, divq1, divr1);
 551         debug("%s fracn1 = %d vco = %ld rate = %ld\n",
 552               __func__, fracn1, vco, rate);
 553
 554         switch (output) {
 555         case PLL1_P_CK:
 556                 return (vco + rate) / divp1;
 557                 break;
 558         case PLL1_Q_CK:
 559                 return (vco + rate) / divq1;
 560                 break;
 561
 562         case PLL1_R_CK:
 563                 return (vco + rate) / divr1;
 564                 break;
 565         }
 566
 567         return -EINVAL;
 568 }
 569
 570 static u32 stm32_get_apb_psc(struct stm32_rcc_regs *regs, enum apb apb)
 571 {
 572         u16 prescaler_table[8] = {2, 4, 8, 16, 64, 128, 256, 512};
 573         u32 d2cfgr = readl(&regs->d2cfgr);
 574
 575         if (apb == APB1) {
 576                 if (d2cfgr & RCC_D2CFGR_D2PPRE1_DIVIDED)
 577                         /* get D2 domain APB1 prescaler */
 578                         return prescaler_table[
 579                                 ((d2cfgr & RCC_D2CFGR_D2PPRE1_DIVIDER)
 580                                 >> RCC_D2CFGR_D2PPRE1_SHIFT)];
 581         } else  { /* APB2 */
 582                 if (d2cfgr & RCC_D2CFGR_D2PPRE2_DIVIDED)
 583                         /* get D2 domain APB2 prescaler */
 584                         return prescaler_table[
 585                                 ((d2cfgr & RCC_D2CFGR_D2PPRE2_DIVIDER)
 586                                 >> RCC_D2CFGR_D2PPRE2_SHIFT)];
 587         }
 588
 589         return 1;
 590 };
 591
 592 static u32 stm32_get_timer_rate(struct stm32_clk *priv, u32 sysclk,
 593                                 enum apb apb)
 594 {
 595         struct stm32_rcc_regs *regs = priv->rcc_base;
 596 u32 psc = stm32_get_apb_psc(regs, apb);
 597
 598         if (readl(&regs->cfgr) & RCC_CFGR_TIMPRE)
 599                 /*
 600                  * if APB prescaler is configured to a
 601                  * division factor of 1, 2 or 4
 602                  */
 603                 switch (psc) {
 604                 case 1:
 605                 case 2:
 606                 case 4:
 607                         return sysclk;
 608                 case 8:
 609                         return sysclk / 2;
 610                 case 16:
 611                         return sysclk / 4;
 612                 default:
 613                         pr_err("unexpected prescaler value (%d)\n", psc);
 614                         return 0;
 615                 }
 616         else
 617                 switch (psc) {
 618                 case 1:
 619                         return sysclk;
 620                 case 2:
 621                 case 4:
 622                 case 8:
 623                 case 16:
 624                         return sysclk / psc;
 625                 default:
 626                         pr_err("unexpected prescaler value (%d)\n", psc);
 627                         return 0;
 628                 }
 629 };
 630
 631 static ulong stm32_clk_get_rate(struct clk *clk)
 632 {
 633         struct stm32_clk *priv = dev_get_priv(clk->dev);
 634         struct stm32_rcc_regs *regs = priv->rcc_base;
 635         ulong sysclk = 0;
 636         u32 gate_offset;
 637         u32 d1cfgr, d3cfgr;
 638         /* prescaler table lookups for clock computation */
 639         u16 prescaler_table[8] = {2, 4, 8, 16, 64, 128, 256, 512};
 640         u8 source, idx;
 641
 642         /*
 643          * get system clock (sys_ck) source
 644          * can be HSI_CK, CSI_CK, HSE_CK or pll1_p_ck
 645          */
 646         source = readl(&regs->cfgr) & RCC_CFGR_SW_MASK;
 647         switch (source) {
 648         case RCC_CFGR_SW_PLL1:
 649                 sysclk = stm32_get_PLL1_rate(regs, PLL1_P_CK);
 650                 break;
 651         case RCC_CFGR_SW_HSE:
 652                 sysclk = stm32_get_rate(regs, HSE);
 653                 break;
 654
 655         case RCC_CFGR_SW_CSI:
 656                 sysclk = stm32_get_rate(regs, CSI);
 657                 break;
 658
 659         case RCC_CFGR_SW_HSI:
 660                 sysclk = stm32_get_rate(regs, HSI);
 661                 break;
 662         }
 663
 664         /* sysclk = 0 ? no need to go ahead */
 665         if (!sysclk)
 666                 return sysclk;
 667
 668         debug("%s system clock: source = %d freq = %ld\n",
 669               __func__, source, sysclk);
 670
 671         d1cfgr = readl(&regs->d1cfgr);
 672
 673         if (d1cfgr & RCC_D1CFGR_D1CPRE_DIVIDED) {
 674                 /* get D1 domain Core prescaler */
 675                 idx = (d1cfgr & RCC_D1CFGR_D1CPRE_DIVIDER) >>
 676                       RCC_D1CFGR_D1CPRE_SHIFT;
 677                 sysclk = sysclk / prescaler_table[idx];
 678         }
 679
 680         if (d1cfgr & RCC_D1CFGR_HPRE_DIVIDED) {
 681                 /* get D1 domain AHB prescaler */
 682                 idx = d1cfgr & RCC_D1CFGR_HPRE_DIVIDER;
 683                 sysclk = sysclk / prescaler_table[idx];
 684         }
 685
 686         gate_offset = clk_map[clk->id].gate_offset;
 687
 688         debug("%s clk->id=%ld gate_offset=0x%x sysclk=%ld\n",
 689               __func__, clk->id, gate_offset, sysclk);
 690
 691         switch (gate_offset) {
 692         case RCC_AHB3ENR:
 693         case RCC_AHB1ENR:
 694         case RCC_AHB2ENR:
 695         case RCC_AHB4ENR:
 696                 return sysclk;
 697                 break;
 698
 699         case RCC_APB3ENR:
 700                 if (d1cfgr & RCC_D1CFGR_D1PPRE_DIVIDED) {
 701                         /* get D1 domain APB3 prescaler */
 702                         idx = (d1cfgr & RCC_D1CFGR_D1PPRE_DIVIDER) >>
 703                               RCC_D1CFGR_D1PPRE_SHIFT;
 704                         sysclk = sysclk / prescaler_table[idx];
 705                 }
 706
 707                 debug("%s system clock: freq after APB3 prescaler = %ld\n",
 708                       __func__, sysclk);
 709
 710                 return sysclk;
 711                 break;
 712
 713         case RCC_APB4ENR:
 714                 d3cfgr = readl(&regs->d3cfgr);
 715                 if (d3cfgr & RCC_D3CFGR_D3PPRE_DIVIDED) {
 716                         /* get D3 domain APB4 prescaler */
 717                         idx = (d3cfgr & RCC_D3CFGR_D3PPRE_DIVIDER) >>
 718                               RCC_D3CFGR_D3PPRE_SHIFT;
 719                         sysclk = sysclk / prescaler_table[idx];
 720                 }
 721
 722                 debug("%s system clock: freq after APB4 prescaler = %ld\n",
 723                       __func__, sysclk);
 724
 725                 return sysclk;
 726                 break;
 727
 728         case RCC_APB1LENR:
 729         case RCC_APB1HENR:
 730                 /* special case for GPT timers */
 731                 switch (clk->id) {
 732                 case TIM14_CK:
 733                 case TIM13_CK:
 734                 case TIM12_CK:
 735                 case TIM7_CK:
 736                 case TIM6_CK:
 737                 case TIM5_CK:
 738                 case TIM4_CK:
 739                 case TIM3_CK:
 740                 case TIM2_CK:
 741                         return stm32_get_timer_rate(priv, sysclk, APB1);
 742                 }
 743
 744                 debug("%s system clock: freq after APB1 prescaler = %ld\n",
 745                       __func__, sysclk);
 746
 747                 return (sysclk / stm32_get_apb_psc(regs, APB1));
 748                 break;
 749
 750         case RCC_APB2ENR:
 751                 /* special case for timers */
 752                 switch (clk->id) {
 753                 case TIM17_CK:
 754                 case TIM16_CK:
 755                 case TIM15_CK:
 756                 case TIM8_CK:
 757                 case TIM1_CK:
 758                         return stm32_get_timer_rate(priv, sysclk, APB2);
 759                 }
 760
 761                 debug("%s system clock: freq after APB2 prescaler = %ld\n",
 762                       __func__, sysclk);
 763
 764                 return (sysclk / stm32_get_apb_psc(regs, APB2));
 765
 766                 break;
 767
 768         default:
 769                 pr_err("unexpected gate_offset value (0x%x)\n", gate_offset);
 770                 return -EINVAL;
 771                 break;
 772         }
 773 }
 774
 775 static int stm32_clk_enable(struct clk *clk)
 776 {
 777         struct stm32_clk *priv = dev_get_priv(clk->dev);
 778         struct stm32_rcc_regs *regs = priv->rcc_base;
 779         u32 gate_offset;
 780         u32 gate_bit_index;
 781         unsigned long clk_id = clk->id;
 782
 783         gate_offset = clk_map[clk_id].gate_offset;
 784         gate_bit_index = clk_map[clk_id].gate_bit_idx;
 785
 786         debug("%s: clkid=%ld gate offset=0x%x bit_index=%d name=%s\n",
 787               __func__, clk->id, gate_offset, gate_bit_index,
 788               clk_map[clk_id].name);
 789
 790         setbits_le32(&regs->cr + (gate_offset / 4), BIT(gate_bit_index));
 791
 792         return 0;
 793 }
 794
 795 static int stm32_clk_probe(struct udevice *dev)
 796 {
 797         struct stm32_clk *priv = dev_get_priv(dev);
 798         struct udevice *syscon;
 799         fdt_addr_t addr;
 800         int err;
 801
 802         addr = dev_read_addr(dev);
 803         if (addr == FDT_ADDR_T_NONE)
 804                 return -EINVAL;
 805
 806         priv->rcc_base = (struct stm32_rcc_regs *)addr;
 807
 808         /* get corresponding syscon phandle */
 809         err = uclass_get_device_by_phandle(UCLASS_SYSCON, dev,
 810                                            "st,syscfg", &syscon);
 811
 812         if (err) {
 813                 pr_err("unable to find syscon device\n");
 814                 return err;
 815         }
 816
 817         priv->pwr_regmap = syscon_get_regmap(syscon);
 818         if (!priv->pwr_regmap) {
 819                 pr_err("unable to find regmap\n");
 820                 return -ENODEV;
 821         }
 822
 823         configure_clocks(dev);
 824
 825         return 0;
 826 }
 827
 828 static int stm32_clk_of_xlate(struct clk *clk,
 829                         struct ofnode_phandle_args *args)
 830 {
 831         if (args->args_count != 1) {
 832                 debug("Invaild args_count: %d\n", args->args_count);
 833                 return -EINVAL;
 834         }
 835
 836         if (args->args_count) {
 837                 clk->id = args->args[0];
 838                 /*
 839                  * this computation convert DT clock index which is used to
 840                  * point into 2 separate clock arrays (peripheral and kernel
 841                  * clocks bank) (see include/dt-bindings/clock/stm32h7-clks.h)
 842                  * into index to point into only one array where peripheral
 843                  * and kernel clocks are consecutive
 844                  */
 845                 if (clk->id >= KERN_BANK) {
 846                         clk->id -= KERN_BANK;
 847                         clk->id += LAST_PERIF_BANK - PERIF_BANK + 1;
 848                 } else {
 849                         clk->id -= PERIF_BANK;
 850                 }
 851         } else {
 852                 clk->id = 0;
 853         }
 854
 855         debug("%s clk->id %ld\n", __func__, clk->id);
 856
 857         return 0;
 858 }
 859
 860 static struct clk_ops stm32_clk_ops = {
 861         .of_xlate       = stm32_clk_of_xlate,
 862         .enable         = stm32_clk_enable,
 863         .get_rate       = stm32_clk_get_rate,
 864 };
 865
 866 U_BOOT_DRIVER(stm32h7_clk) = {
 867         .name                   = "stm32h7_rcc_clock",
 868         .id                     = UCLASS_CLK,
 869         .ops                    = &stm32_clk_ops,
 870         .probe                  = stm32_clk_probe,
 871         .priv_auto      = sizeof(struct stm32_clk),
 872         .flags                  = DM_FLAG_PRE_RELOC,
 873 };