cpu/ppc4xx/cpu.c

   1 /*
   2  * (C) Copyright 2000-2006
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * CPU specific code
  26  *
  27  * written or collected and sometimes rewritten by
  28  * Magnus Damm <damm@bitsmart.com>
  29  *
  30  * minor modifications by
  31  * Wolfgang Denk <wd@denx.de>
  32  */
  33
  34 #include <common.h>
  35 #include <watchdog.h>
  36 #include <command.h>
  37 #include <asm/cache.h>
  38 #include <ppc4xx.h>
  39
  40 #if !defined(CONFIG_405)
  41 DECLARE_GLOBAL_DATA_PTR;
  42 #endif
  43
  44
  45 #if defined(CONFIG_440)
  46 #define FREQ_EBC                (sys_info.freqEPB)
  47 #else
  48 #define FREQ_EBC                (sys_info.freqPLB / sys_info.pllExtBusDiv)
  49 #endif
  50
  51 #if defined(CONFIG_405GP) || defined(CONFIG_440EP) || defined(CONFIG_440GR)
  52
  53 #define PCI_ASYNC
  54
  55 int pci_async_enabled(void)
  56 {
  57 #if defined(CONFIG_405GP)
  58         return (mfdcr(strap) & PSR_PCI_ASYNC_EN);
  59 #endif
  60
  61 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
  62         unsigned long val;
  63
  64         mfsdr(sdr_sdstp1, val);
  65         return (val & SDR0_SDSTP1_PAME_MASK);
  66 #endif
  67 }
  68 #endif
  69
  70 #if defined(CONFIG_PCI) && !defined(CONFIG_IOP480) && !defined(CONFIG_405)
  71 int pci_arbiter_enabled(void)
  72 {
  73 #if defined(CONFIG_405GP)
  74         return (mfdcr(strap) & PSR_PCI_ARBIT_EN);
  75 #endif
  76
  77 #if defined(CONFIG_405EP)
  78         return (mfdcr(cpc0_pci) & CPC0_PCI_ARBIT_EN);
  79 #endif
  80
  81 #if defined(CONFIG_440GP)
  82         return (mfdcr(cpc0_strp1) & CPC0_STRP1_PAE_MASK);
  83 #endif
  84
  85 #if defined(CONFIG_440GX) || defined(CONFIG_440EP) || \
  86      defined(CONFIG_440GR) || defined(CONFIG_440SP) || \
  87      defined(CONFIG_440SPE)
  88         unsigned long val;
  89
  90         mfsdr(sdr_sdstp1, val);
  91         return (val & SDR0_SDSTP1_PAE_MASK);
  92 #endif
  93 }
  94 #endif
  95
  96 #if defined(CONFIG_405EP) || defined(CONFIG_440EP) || defined(CONFIG_440GR) ||  \
  97      defined(CONFIG_440GX) || defined(CONFIG_440SP) || defined(CONFIG_440SPE)
  98
  99 #define I2C_BOOTROM
 100
 101 int i2c_bootrom_enabled(void)
 102 {
 103 #if defined(CONFIG_405EP)
 104         return (mfdcr(cpc0_boot) & CPC0_BOOT_SEP);
 105 #endif
 106
 107 #if defined(CONFIG_440GX) || defined(CONFIG_440EP) || \
 108      defined(CONFIG_440GR) || defined(CONFIG_440SP) || \
 109         defined(CONFIG_440SPE)
 110         unsigned long val;
 111
 112         mfsdr(sdr_sdcs, val);
 113         return (val & SDR0_SDCS_SDD);
 114 #endif
 115 }
 116 #endif
 117
 118
 119 #if defined(CONFIG_440)
 120 static int do_chip_reset(unsigned long sys0, unsigned long sys1);
 121 #endif
 122
 123
 124 int checkcpu (void)
 125 {
 126 #if !defined(CONFIG_405)        /* not used on Xilinx 405 FPGA implementations */
 127         uint pvr = get_pvr();
 128         ulong clock = gd->cpu_clk;
 129         char buf[32];
 130
 131 #if !defined(CONFIG_IOP480)
 132         sys_info_t sys_info;
 133
 134         puts ("CPU:   ");
 135
 136         get_sys_info(&sys_info);
 137
 138         puts("AMCC PowerPC 4");
 139
 140 #if defined(CONFIG_405GP) || defined(CONFIG_405CR) || defined(CONFIG_405EP)
 141         puts("05");
 142 #endif
 143 #if defined(CONFIG_440)
 144         puts("40");
 145 #endif
 146
 147         switch (pvr) {
 148         case PVR_405GP_RB:
 149                 puts("GP Rev. B");
 150                 break;
 151
 152         case PVR_405GP_RC:
 153                 puts("GP Rev. C");
 154                 break;
 155
 156         case PVR_405GP_RD:
 157                 puts("GP Rev. D");
 158                 break;
 159
 160 #ifdef CONFIG_405GP
 161         case PVR_405GP_RE: /* 405GP rev E and 405CR rev C have same PVR */
 162                 puts("GP Rev. E");
 163                 break;
 164 #endif
 165
 166         case PVR_405CR_RA:
 167                 puts("CR Rev. A");
 168                 break;
 169
 170         case PVR_405CR_RB:
 171                 puts("CR Rev. B");
 172                 break;
 173
 174 #ifdef CONFIG_405CR
 175         case PVR_405CR_RC: /* 405GP rev E and 405CR rev C have same PVR */
 176                 puts("CR Rev. C");
 177                 break;
 178 #endif
 179
 180         case PVR_405GPR_RB:
 181                 puts("GPr Rev. B");
 182                 break;
 183
 184         case PVR_405EP_RB:
 185                 puts("EP Rev. B");
 186                 break;
 187
 188 #if defined(CONFIG_440)
 189         case PVR_440GP_RB:
 190                 puts("GP Rev. B");
 191                 /* See errata 1.12: CHIP_4 */
 192                 if ((mfdcr(cpc0_sys0) != mfdcr(cpc0_strp0)) ||
 193                     (mfdcr(cpc0_sys1) != mfdcr(cpc0_strp1)) ){
 194                         puts (  "\n\t CPC0_SYSx DCRs corrupted. "
 195                                 "Resetting chip ...\n");
 196                         udelay( 1000 * 1000 ); /* Give time for serial buf to clear */
 197                         do_chip_reset ( mfdcr(cpc0_strp0),
 198                                         mfdcr(cpc0_strp1) );
 199                 }
 200                 break;
 201
 202         case PVR_440GP_RC:
 203                 puts("GP Rev. C");
 204                 break;
 205
 206         case PVR_440GX_RA:
 207                 puts("GX Rev. A");
 208                 break;
 209
 210         case PVR_440GX_RB:
 211                 puts("GX Rev. B");
 212                 break;
 213
 214         case PVR_440GX_RC:
 215                 puts("GX Rev. C");
 216                 break;
 217
 218         case PVR_440GX_RF:
 219                 puts("GX Rev. F");
 220                 break;
 221
 222         case PVR_440EP_RA:
 223                 puts("EP Rev. A");
 224                 break;
 225
 226 #ifdef CONFIG_440EP
 227         case PVR_440EP_RB: /* 440EP rev B and 440GR rev A have same PVR */
 228                 puts("EP Rev. B");
 229                 break;
 230
 231         case PVR_440EP_RC: /* 440EP rev C and 440GR rev B have same PVR */
 232                 puts("EP Rev. C");
 233                 break;
 234 #endif /*  CONFIG_440EP */
 235
 236 #ifdef CONFIG_440GR
 237         case PVR_440GR_RA: /* 440EP rev B and 440GR rev A have same PVR */
 238                 puts("GR Rev. A");
 239                 break;
 240
 241         case PVR_440GR_RB: /* 440EP rev C and 440GR rev B have same PVR */
 242                 puts("GR Rev. B");
 243                 break;
 244 #endif /* CONFIG_440GR */
 245 #endif /* CONFIG_440 */
 246
 247         case PVR_440SP_RA:
 248                 puts("SP Rev. A");
 249                 break;
 250
 251         case PVR_440SP_RB:
 252                 puts("SP Rev. B");
 253                 break;
 254
 255         case PVR_440SPe_RA:
 256                 puts("SPe 3GA533C");
 257                 break;
 258         case PVR_440SPe_RB:
 259                 puts("SPe 3GB533C");
 260                 break;
 261         default:
 262                 printf (" UNKNOWN (PVR=%08x)", pvr);
 263                 break;
 264         }
 265
 266         printf (" at %s MHz (PLB=%lu, OPB=%lu, EBC=%lu MHz)\n", strmhz(buf, clock),
 267                sys_info.freqPLB / 1000000,
 268                sys_info.freqPLB / sys_info.pllOpbDiv / 1000000,
 269                FREQ_EBC / 1000000);
 270
 271 #if defined(I2C_BOOTROM)
 272         printf ("       I2C boot EEPROM %sabled\n", i2c_bootrom_enabled() ? "en" : "dis");
 273 #endif
 274
 275 #if defined(CONFIG_PCI)
 276         printf ("       Internal PCI arbiter %sabled", pci_arbiter_enabled() ? "en" : "dis");
 277 #endif
 278
 279 #if defined(PCI_ASYNC)
 280         if (pci_async_enabled()) {
 281                 printf (", PCI async ext clock used");
 282         } else {
 283                 printf (", PCI sync clock at %lu MHz",
 284                        sys_info.freqPLB / sys_info.pllPciDiv / 1000000);
 285         }
 286 #endif
 287
 288 #if defined(CONFIG_PCI)
 289         putc('\n');
 290 #endif
 291
 292 #if defined(CONFIG_405EP)
 293         printf ("       16 kB I-Cache 16 kB D-Cache");
 294 #elif defined(CONFIG_440)
 295         printf ("       32 kB I-Cache 32 kB D-Cache");
 296 #else
 297         printf ("       16 kB I-Cache %d kB D-Cache",
 298                 ((pvr | 0x00000001) == PVR_405GPR_RB) ? 16 : 8);
 299 #endif
 300 #endif /* !defined(CONFIG_IOP480) */
 301
 302 #if defined(CONFIG_IOP480)
 303         printf ("PLX IOP480 (PVR=%08x)", pvr);
 304         printf (" at %s MHz:", strmhz(buf, clock));
 305         printf (" %u kB I-Cache", 4);
 306         printf (" %u kB D-Cache", 2);
 307 #endif
 308
 309 #endif /* !defined(CONFIG_405) */
 310
 311         putc ('\n');
 312
 313         return 0;
 314 }
 315
 316
 317 /* ------------------------------------------------------------------------- */
 318
 319 int do_reset (cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 320 {
 321 #if defined(CONFIG_YOSEMITE) || defined(CONFIG_YELLOWSTONE)
 322         /*give reset to BCSR*/
 323         *(unsigned char*)(CFG_BCSR_BASE | 0x06) = 0x09;
 324
 325 #else
 326
 327         /*
 328          * Initiate system reset in debug control register DBCR
 329          */
 330         __asm__ __volatile__("lis   3, 0x3000" ::: "r3");
 331 #if defined(CONFIG_440)
 332         __asm__ __volatile__("mtspr 0x134, 3");
 333 #else
 334         __asm__ __volatile__("mtspr 0x3f2, 3");
 335 #endif
 336
 337 #endif/* defined(CONFIG_YOSEMITE) || defined(CONFIG_YELLOWSTONE)*/
 338         return 1;
 339 }
 340
 341 #if defined(CONFIG_440)
 342 static int do_chip_reset (unsigned long sys0, unsigned long sys1)
 343 {
 344         /* Changes to cpc0_sys0 and cpc0_sys1 require chip
 345          * reset.
 346          */
 347         mtdcr (cntrl0, mfdcr (cntrl0) | 0x80000000);    /* Set SWE */
 348         mtdcr (cpc0_sys0, sys0);
 349         mtdcr (cpc0_sys1, sys1);
 350         mtdcr (cntrl0, mfdcr (cntrl0) & ~0x80000000);   /* Clr SWE */
 351         mtspr (dbcr0, 0x20000000);      /* Reset the chip */
 352
 353         return 1;
 354 }
 355 #endif
 356
 357
 358 /*
 359  * Get timebase clock frequency
 360  */
 361 unsigned long get_tbclk (void)
 362 {
 363 #if !defined(CONFIG_IOP480)
 364         sys_info_t  sys_info;
 365
 366         get_sys_info(&sys_info);
 367         return (sys_info.freqProcessor);
 368 #else
 369         return (66000000);
 370 #endif
 371
 372 }
 373
 374
 375 #if defined(CONFIG_WATCHDOG)
 376 void
 377 watchdog_reset(void)
 378 {
 379         int re_enable = disable_interrupts();
 380         reset_4xx_watchdog();
 381         if (re_enable) enable_interrupts();
 382 }
 383
 384 void
 385 reset_4xx_watchdog(void)
 386 {
 387         /*
 388          * Clear TSR(WIS) bit
 389          */
 390         mtspr(tsr, 0x40000000);
 391 }
 392 #endif  /* CONFIG_WATCHDOG */