board/renesas/porter/porter.c

   1 /*
   2  * board/renesas/porter/porter.c
   3  *
   4  * Copyright (C) 2015 Renesas Electronics Corporation
   5  * Copyright (C) 2015 Cogent Embedded, Inc.
   6  *
   7  * SPDX-License-Identifier: GPL-2.0
   8  */
   9
  10 #include <common.h>
  11 #include <malloc.h>
  12 #include <dm.h>
  13 #include <dm/platform_data/serial_sh.h>
  14 #include <asm/processor.h>
  15 #include <asm/mach-types.h>
  16 #include <asm/io.h>
  17 #include <linux/errno.h>
  18 #include <asm/arch/sys_proto.h>
  19 #include <asm/gpio.h>
  20 #include <asm/arch/rmobile.h>
  21 #include <asm/arch/rcar-mstp.h>
  22 #include <asm/arch/sh_sdhi.h>
  23 #include <netdev.h>
  24 #include <miiphy.h>
  25 #include <i2c.h>
  26 #include <div64.h>
  27 #include "qos.h"
  28
  29 DECLARE_GLOBAL_DATA_PTR;
  30
  31 #define CLK2MHZ(clk)    (clk / 1000 / 1000)
  32 void s_init(void)
  33 {
  34         struct rcar_rwdt *rwdt = (struct rcar_rwdt *)RWDT_BASE;
  35         struct rcar_swdt *swdt = (struct rcar_swdt *)SWDT_BASE;
  36         u32 stc;
  37
  38         /* Watchdog init */
  39         writel(0xA5A5A500, &rwdt->rwtcsra);
  40         writel(0xA5A5A500, &swdt->swtcsra);
  41
  42         /* CPU frequency setting. Set to 1.5GHz */
  43         stc = ((1500 / CLK2MHZ(CONFIG_SYS_CLK_FREQ)) - 1) << PLL0_STC_BIT;
  44         clrsetbits_le32(PLL0CR, PLL0_STC_MASK, stc);
  45
  46         /* QoS */
  47         qos_init();
  48 }
  49
  50 #define TMU0_MSTP125    BIT(25)
  51
  52 #define SD2CKCR         0xE615026C
  53 #define SD_97500KHZ     0x7
  54
  55 int board_early_init_f(void)
  56 {
  57         mstp_clrbits_le32(MSTPSR1, SMSTPCR1, TMU0_MSTP125);
  58
  59         /*
  60          * SD0 clock is set to 97.5MHz by default.
  61          * Set SD2 to the 97.5MHz as well.
  62          */
  63         writel(SD_97500KHZ, SD2CKCR);
  64
  65         return 0;
  66 }
  67
  68 int board_init(void)
  69 {
  70         /* adress of boot parameters */
  71         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
  72
  73         return 0;
  74 }
  75
  76 int dram_init(void)
  77 {
  78         if (fdtdec_setup_memory_size() != 0)
  79                 return -EINVAL;
  80
  81         return 0;
  82 }
  83
  84 int dram_init_banksize(void)
  85 {
  86         fdtdec_setup_memory_banksize();
  87
  88         return 0;
  89 }
  90
  91 /* porter has KSZ8041RNLI */
  92 #define PHY_CONTROL1            0x1E
  93 #define PHY_LED_MODE            0xC0000
  94 #define PHY_LED_MODE_ACK        0x4000
  95 int board_phy_config(struct phy_device *phydev)
  96 {
  97         int ret = phy_read(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1);
  98         ret &= ~PHY_LED_MODE;
  99         ret |= PHY_LED_MODE_ACK;
 100         ret = phy_write(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1, (u16)ret);
 101
 102         return 0;
 103 }
 104
 105 const struct rmobile_sysinfo sysinfo = {
 106         CONFIG_ARCH_RMOBILE_BOARD_STRING
 107 };
 108
 109 void reset_cpu(ulong addr)
 110 {
 111         u8 val;
 112
 113         i2c_set_bus_num(2); /* PowerIC connected to ch2 */
 114         i2c_read(CONFIG_SYS_I2C_POWERIC_ADDR, 0x13, 1, &val, 1);
 115         val |= 0x02;
 116         i2c_write(CONFIG_SYS_I2C_POWERIC_ADDR, 0x13, 1, &val, 1);
 117 }