board/freescale/m5253demo/m5253demo.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2000-2003
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  *
   6  * Copyright (C) 2004-2007, 2012 Freescale Semiconductor, Inc.
   7  * Hayden Fraser (Hayden.Fraser@freescale.com)
   8  */
   9
  10 #include <common.h>
  11 #include <init.h>
  12 #include <net.h>
  13 #include <asm/global_data.h>
  14 #include <asm/immap.h>
  15 #include <netdev.h>
  16 #include <asm/io.h>
  17 #include <linux/delay.h>
  18
  19 DECLARE_GLOBAL_DATA_PTR;
  20
  21 int checkboard(void)
  22 {
  23         puts("Board: ");
  24         puts("Freescale MCF5253 DEMO\n");
  25         return 0;
  26 };
  27
  28 int dram_init(void)
  29 {
  30         u32 dramsize = 0;
  31
  32         /*
  33          * Check to see if the SDRAM has already been initialized
  34          * by a run control tool
  35          */
  36         if (!(mbar_readLong(MCFSIM_DCR) & 0x8000)) {
  37                 u32 RC, temp;
  38
  39                 RC = (CONFIG_SYS_CLK / 1000000) >> 1;
  40                 RC = (RC * 15) >> 4;
  41
  42                 /* Initialize DRAM Control Register: DCR */
  43                 mbar_writeShort(MCFSIM_DCR, (0x8400 | RC));
  44                 __asm__("nop");
  45
  46                 mbar_writeLong(MCFSIM_DACR0, 0x00003224);
  47                 __asm__("nop");
  48
  49                 /* Initialize DMR0 */
  50                 dramsize = (CFG_SYS_SDRAM_SIZE << 20);
  51                 temp = (dramsize - 1) & 0xFFFC0000;
  52                 mbar_writeLong(MCFSIM_DMR0, temp | 1);
  53                 __asm__("nop");
  54
  55                 mbar_writeLong(MCFSIM_DACR0, 0x0000322c);
  56                 mb();
  57                 __asm__("nop");
  58
  59                 /* Write to this block to initiate precharge */
  60                 *(u32 *) (CFG_SYS_SDRAM_BASE) = 0xa5a5a5a5;
  61                 mb();
  62                 __asm__("nop");
  63
  64                 /* Set RE bit in DACR */
  65                 mbar_writeLong(MCFSIM_DACR0,
  66                                mbar_readLong(MCFSIM_DACR0) | 0x8000);
  67                 __asm__("nop");
  68
  69                 /* Wait for at least 8 auto refresh cycles to occur */
  70                 udelay(500);
  71
  72                 /* Finish the configuration by issuing the MRS */
  73                 mbar_writeLong(MCFSIM_DACR0,
  74                                mbar_readLong(MCFSIM_DACR0) | 0x0040);
  75                 __asm__("nop");
  76
  77                 *(u32 *) (CFG_SYS_SDRAM_BASE + 0x800) = 0xa5a5a5a5;
  78                 mb();
  79         }
  80
  81         gd->ram_size = dramsize;
  82
  83         return 0;
  84 }
  85
  86 int testdram(void)
  87 {
  88         /* TODO: XXX XXX XXX */
  89         printf("DRAM test not implemented!\n");
  90
  91         return (0);
  92 }
  93
  94 #ifdef CONFIG_IDE
  95 #include <ata.h>
  96 void ide_set_reset(int idereset)
  97 {
  98         atac_t *ata = (atac_t *) CONFIG_SYS_ATA_BASE_ADDR;
  99         long period;
 100         /*  t1,  t2,  t3,  t4,  t5,  t6,  t9, tRD,  tA */
 101         int piotms[5][9] = { {70, 165, 60, 30, 50, 5, 20, 0, 35},       /* PIO 0 */
 102         {50, 125, 45, 20, 35, 5, 15, 0, 35},    /* PIO 1 */
 103         {30, 100, 30, 15, 20, 5, 10, 0, 35},    /* PIO 2 */
 104         {30, 80, 30, 10, 20, 5, 10, 0, 35},     /* PIO 3 */
 105         {25, 70, 20, 10, 20, 5, 10, 0, 35}      /* PIO 4 */
 106         };
 107
 108         if (idereset) {
 109                 /* control reset */
 110                 out_8(&ata->cr, 0);
 111                 udelay(100);
 112         } else {
 113                 mbar2_writeLong(CIM_MISCCR, CIM_MISCCR_CPUEND);
 114
 115 #define CALC_TIMING(t) (t + period - 1) / period
 116                 period = 1000000000 / (CONFIG_SYS_CLK / 2);     /* period in ns */
 117
 118                 /*ata->ton = CALC_TIMING (180); */
 119                 out_8(&ata->t1, CALC_TIMING(piotms[2][0]));
 120                 out_8(&ata->t2w, CALC_TIMING(piotms[2][1]));
 121                 out_8(&ata->t2r, CALC_TIMING(piotms[2][1]));
 122                 out_8(&ata->ta, CALC_TIMING(piotms[2][8]));
 123                 out_8(&ata->trd, CALC_TIMING(piotms[2][7]));
 124                 out_8(&ata->t4, CALC_TIMING(piotms[2][3]));
 125                 out_8(&ata->t9, CALC_TIMING(piotms[2][6]));
 126
 127                 /* IORDY enable */
 128                 out_8(&ata->cr, 0x40);
 129                 udelay(2000);
 130                 /* IORDY enable */
 131                 setbits_8(&ata->cr, 0x01);
 132         }
 133 }
 134 #endif                          /* CONFIG_IDE */
 135
 136
 137 #ifdef CONFIG_DRIVER_DM9000
 138 int board_eth_init(struct bd_info *bis)
 139 {
 140         return dm9000_initialize(bis);
 141 }
 142 #endif