board/amcc/katmai/katmai.c

   1 /*
   2  * (C) Copyright 2007-2008
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  *
  23  */
  24
  25 #include <common.h>
  26 #include <ppc4xx.h>
  27 #include <i2c.h>
  28 #include <libfdt.h>
  29 #include <fdt_support.h>
  30 #include <asm/processor.h>
  31 #include <asm/io.h>
  32 #include <asm/gpio.h>
  33 #include <asm/4xx_pcie.h>
  34
  35 DECLARE_GLOBAL_DATA_PTR;
  36
  37 int board_early_init_f (void)
  38 {
  39         unsigned long mfr;
  40
  41         /*----------------------------------------------------------------------+
  42          * Interrupt controller setup for the Katmai 440SPe Evaluation board.
  43          *-----------------------------------------------------------------------+
  44          *-----------------------------------------------------------------------+
  45          * Interrupt | Source                            | Pol.  | Sensi.| Crit. |
  46          *-----------+-----------------------------------+-------+-------+-------+
  47          * IRQ 00    | UART0                             | High  | Level | Non   |
  48          * IRQ 01    | UART1                             | High  | Level | Non   |
  49          * IRQ 02    | IIC0                              | High  | Level | Non   |
  50          * IRQ 03    | IIC1                              | High  | Level | Non   |
  51          * IRQ 04    | PCI0X0 MSG IN                     | High  | Level | Non   |
  52          * IRQ 05    | PCI0X0 CMD Write                  | High  | Level | Non   |
  53          * IRQ 06    | PCI0X0 Power Mgt                  | High  | Level | Non   |
  54          * IRQ 07    | PCI0X0 VPD Access                 | Rising| Edge  | Non   |
  55          * IRQ 08    | PCI0X0 MSI level 0                | High  | Lvl/ed| Non   |
  56          * IRQ 09    | External IRQ 15 - (PCI-Express)   | pgm H | Pgm   | Non   |
  57          * IRQ 10    | UIC2 Non-critical Int.            | NA    | NA    | Non   |
  58          * IRQ 11    | UIC2 Critical Interrupt           | NA    | NA    | Crit  |
  59          * IRQ 12    | PCI Express MSI Level 0           | Rising| Edge  | Non   |
  60          * IRQ 13    | PCI Express MSI Level 1           | Rising| Edge  | Non   |
  61          * IRQ 14    | PCI Express MSI Level 2           | Rising| Edge  | Non   |
  62          * IRQ 15    | PCI Express MSI Level 3           | Rising| Edge  | Non   |
  63          * IRQ 16    | UIC3 Non-critical Int.            | NA    | NA    | Non   |
  64          * IRQ 17    | UIC3 Critical Interrupt           | NA    | NA    | Crit  |
  65          * IRQ 18    | External IRQ 14 - (PCI-Express)   | Pgm   | Pgm   | Non   |
  66          * IRQ 19    | DMA Channel 0 FIFO Full           | High  | Level | Non   |
  67          * IRQ 20    | DMA Channel 0 Stat FIFO           | High  | Level | Non   |
  68          * IRQ 21    | DMA Channel 1 FIFO Full           | High  | Level | Non   |
  69          * IRQ 22    | DMA Channel 1 Stat FIFO           | High  | Level | Non   |
  70          * IRQ 23    | I2O Inbound Doorbell              | High  | Level | Non   |
  71          * IRQ 24    | Inbound Post List FIFO Not Empt   | High  | Level | Non   |
  72          * IRQ 25    | I2O Region 0 LL PLB Write         | High  | Level | Non   |
  73          * IRQ 26    | I2O Region 1 LL PLB Write         | High  | Level | Non   |
  74          * IRQ 27    | I2O Region 0 HB PLB Write         | High  | Level | Non   |
  75          * IRQ 28    | I2O Region 1 HB PLB Write         | High  | Level | Non   |
  76          * IRQ 29    | GPT Down Count Timer              | Rising| Edge  | Non   |
  77          * IRQ 30    | UIC1 Non-critical Int.            | NA    | NA    | Non   |
  78          * IRQ 31    | UIC1 Critical Interrupt           | NA    | NA    | Crit. |
  79          *------------------------------------------------------------------------
  80          * IRQ 32    | Ext. IRQ 13 - (PCI-Express)       |pgm (H)|pgm/Lvl| Non   |
  81          * IRQ 33    | MAL Serr                          | High  | Level | Non   |
  82          * IRQ 34    | MAL Txde                          | High  | Level | Non   |
  83          * IRQ 35    | MAL Rxde                          | High  | Level | Non   |
  84          * IRQ 36    | DMC CE or DMC UE                  | High  | Level | Non   |
  85          * IRQ 37    | EBC or UART2                      | High  |Lvl Edg| Non   |
  86          * IRQ 38    | MAL TX EOB                        | High  | Level | Non   |
  87          * IRQ 39    | MAL RX EOB                        | High  | Level | Non   |
  88          * IRQ 40    | PCIX0 MSI Level 1                 | High  |Lvl Edg| Non   |
  89          * IRQ 41    | PCIX0 MSI level 2                 | High  |Lvl Edg| Non   |
  90          * IRQ 42    | PCIX0 MSI level 3                 | High  |Lvl Edg| Non   |
  91          * IRQ 43    | L2 Cache                          | Risin | Edge  | Non   |
  92          * IRQ 44    | GPT Compare Timer 0               | Risin | Edge  | Non   |
  93          * IRQ 45    | GPT Compare Timer 1               | Risin | Edge  | Non   |
  94          * IRQ 46    | GPT Compare Timer 2               | Risin | Edge  | Non   |
  95          * IRQ 47    | GPT Compare Timer 3               | Risin | Edge  | Non   |
  96          * IRQ 48    | GPT Compare Timer 4               | Risin | Edge  | Non   |
  97          * IRQ 49    | Ext. IRQ 12 - PCI-X               |pgm/Fal|pgm/Lvl| Non   |
  98          * IRQ 50    | Ext. IRQ 11 -                     |pgm (H)|pgm/Lvl| Non   |
  99          * IRQ 51    | Ext. IRQ 10 -                     |pgm (H)|pgm/Lvl| Non   |
 100          * IRQ 52    | Ext. IRQ 9                        |pgm (H)|pgm/Lvl| Non   |
 101          * IRQ 53    | Ext. IRQ 8                        |pgm (H)|pgm/Lvl| Non   |
 102          * IRQ 54    | DMA Error                         | High  | Level | Non   |
 103          * IRQ 55    | DMA I2O Error                     | High  | Level | Non   |
 104          * IRQ 56    | Serial ROM                        | High  | Level | Non   |
 105          * IRQ 57    | PCIX0 Error                       | High  | Edge  | Non   |
 106          * IRQ 58    | Ext. IRQ 7-                       |pgm (H)|pgm/Lvl| Non   |
 107          * IRQ 59    | Ext. IRQ 6-                       |pgm (H)|pgm/Lvl| Non   |
 108          * IRQ 60    | EMAC0 Interrupt                   | High  | Level | Non   |
 109          * IRQ 61    | EMAC0 Wake-up                     | High  | Level | Non   |
 110          * IRQ 62    | Reserved                          | High  | Level | Non   |
 111          * IRQ 63    | XOR                               | High  | Level | Non   |
 112          *-----------------------------------------------------------------------
 113          * IRQ 64    | PE0 AL                            | High  | Level | Non   |
 114          * IRQ 65    | PE0 VPD Access                    | Risin | Edge  | Non   |
 115          * IRQ 66    | PE0 Hot Reset Request             | Risin | Edge  | Non   |
 116          * IRQ 67    | PE0 Hot Reset Request             | Falli | Edge  | Non   |
 117          * IRQ 68    | PE0 TCR                           | High  | Level | Non   |
 118          * IRQ 69    | PE0 BusMaster VCO                 | Falli | Edge  | Non   |
 119          * IRQ 70    | PE0 DCR Error                     | High  | Level | Non   |
 120          * IRQ 71    | Reserved                          | N/A   | N/A   | Non   |
 121          * IRQ 72    | PE1 AL                            | High  | Level | Non   |
 122          * IRQ 73    | PE1 VPD Access                    | Risin | Edge  | Non   |
 123          * IRQ 74    | PE1 Hot Reset Request             | Risin | Edge  | Non   |
 124          * IRQ 75    | PE1 Hot Reset Request             | Falli | Edge  | Non   |
 125          * IRQ 76    | PE1 TCR                           | High  | Level | Non   |
 126          * IRQ 77    | PE1 BusMaster VCO                 | Falli | Edge  | Non   |
 127          * IRQ 78    | PE1 DCR Error                     | High  | Level | Non   |
 128          * IRQ 79    | Reserved                          | N/A   | N/A   | Non   |
 129          * IRQ 80    | PE2 AL                            | High  | Level | Non   |
 130          * IRQ 81    | PE2 VPD Access                    | Risin | Edge  | Non   |
 131          * IRQ 82    | PE2 Hot Reset Request             | Risin | Edge  | Non   |
 132          * IRQ 83    | PE2 Hot Reset Request             | Falli | Edge  | Non   |
 133          * IRQ 84    | PE2 TCR                           | High  | Level | Non   |
 134          * IRQ 85    | PE2 BusMaster VCO                 | Falli | Edge  | Non   |
 135          * IRQ 86    | PE2 DCR Error                     | High  | Level | Non   |
 136          * IRQ 87    | Reserved                          | N/A   | N/A   | Non   |
 137          * IRQ 88    | External IRQ(5)                   | Progr | Progr | Non   |
 138          * IRQ 89    | External IRQ 4 - Ethernet         | Progr | Progr | Non   |
 139          * IRQ 90    | External IRQ 3 - PCI-X            | Progr | Progr | Non   |
 140          * IRQ 91    | External IRQ 2 - PCI-X            | Progr | Progr | Non   |
 141          * IRQ 92    | External IRQ 1 - PCI-X            | Progr | Progr | Non   |
 142          * IRQ 93    | External IRQ 0 - PCI-X            | Progr | Progr | Non   |
 143          * IRQ 94    | Reserved                          | N/A   | N/A   | Non   |
 144          * IRQ 95    | Reserved                          | N/A   | N/A   | Non   |
 145          *-----------------------------------------------------------------------
 146          * IRQ 96    | PE0 INTA                          | High  | Level | Non   |
 147          * IRQ 97    | PE0 INTB                          | High  | Level | Non   |
 148          * IRQ 98    | PE0 INTC                          | High  | Level | Non   |
 149          * IRQ 99    | PE0 INTD                          | High  | Level | Non   |
 150          * IRQ 100   | PE1 INTA                          | High  | Level | Non   |
 151          * IRQ 101   | PE1 INTB                          | High  | Level | Non   |
 152          * IRQ 102   | PE1 INTC                          | High  | Level | Non   |
 153          * IRQ 103   | PE1 INTD                          | High  | Level | Non   |
 154          * IRQ 104   | PE2 INTA                          | High  | Level | Non   |
 155          * IRQ 105   | PE2 INTB                          | High  | Level | Non   |
 156          * IRQ 106   | PE2 INTC                          | High  | Level | Non   |
 157          * IRQ 107   | PE2 INTD                          | Risin | Edge  | Non   |
 158          * IRQ 108   | PCI Express MSI Level 4           | Risin | Edge  | Non   |
 159          * IRQ 109   | PCI Express MSI Level 5           | Risin | Edge  | Non   |
 160          * IRQ 110   | PCI Express MSI Level 6           | Risin | Edge  | Non   |
 161          * IRQ 111   | PCI Express MSI Level 7           | Risin | Edge  | Non   |
 162          * IRQ 116   | PCI Express MSI Level 12          | Risin | Edge  | Non   |
 163          * IRQ 112   | PCI Express MSI Level 8           | Risin | Edge  | Non   |
 164          * IRQ 113   | PCI Express MSI Level 9           | Risin | Edge  | Non   |
 165          * IRQ 114   | PCI Express MSI Level 10          | Risin | Edge  | Non   |
 166          * IRQ 115   | PCI Express MSI Level 11          | Risin | Edge  | Non   |
 167          * IRQ 117   | PCI Express MSI Level 13          | Risin | Edge  | Non   |
 168          * IRQ 118   | PCI Express MSI Level 14          | Risin | Edge  | Non   |
 169          * IRQ 119   | PCI Express MSI Level 15          | Risin | Edge  | Non   |
 170          * IRQ 120   | PCI Express MSI Level 16          | Risin | Edge  | Non   |
 171          * IRQ 121   | PCI Express MSI Level 17          | Risin | Edge  | Non   |
 172          * IRQ 122   | PCI Express MSI Level 18          | Risin | Edge  | Non   |
 173          * IRQ 123   | PCI Express MSI Level 19          | Risin | Edge  | Non   |
 174          * IRQ 124   | PCI Express MSI Level 20          | Risin | Edge  | Non   |
 175          * IRQ 125   | PCI Express MSI Level 21          | Risin | Edge  | Non   |
 176          * IRQ 126   | PCI Express MSI Level 22          | Risin | Edge  | Non   |
 177          * IRQ 127   | PCI Express MSI Level 23          | Risin | Edge  | Non   |
 178          *-----------+-----------------------------------+-------+-------+-------+ */
 179         /*-------------------------------------------------------------------------+
 180          * Put UICs in PowerPC440SPemode.
 181          * Initialise UIC registers.  Clear all interrupts.  Disable all interrupts.
 182          * Set critical interrupt values.  Set interrupt polarities.  Set interrupt
 183          * trigger levels.  Make bit 0 High  priority.  Clear all interrupts again.
 184          *------------------------------------------------------------------------*/
 185         mtdcr (uic3sr, 0xffffffff);     /* Clear all interrupts */
 186         mtdcr (uic3er, 0x00000000);     /* disable all interrupts */
 187         mtdcr (uic3cr, 0x00000000);     /* Set Critical / Non Critical interrupts: */
 188         mtdcr (uic3pr, 0xffffffff);     /* Set Interrupt Polarities*/
 189         mtdcr (uic3tr, 0x001fffff);     /* Set Interrupt Trigger Levels */
 190         mtdcr (uic3vr, 0x00000001);     /* Set Vect base=0,INT31 Highest priority */
 191         mtdcr (uic3sr, 0x00000000);     /* clear all  interrupts*/
 192         mtdcr (uic3sr, 0xffffffff);     /* clear all  interrupts*/
 193
 194
 195         mtdcr (uic2sr, 0xffffffff);     /* Clear all interrupts */
 196         mtdcr (uic2er, 0x00000000);     /* disable all interrupts*/
 197         mtdcr (uic2cr, 0x00000000);     /* Set Critical / Non Critical interrupts*/
 198         mtdcr (uic2pr, 0xebebebff);     /* Set Interrupt Polarities*/
 199         mtdcr (uic2tr, 0x74747400);     /* Set Interrupt Trigger Levels */
 200         mtdcr (uic2vr, 0x00000001);     /* Set Vect base=0,INT31 Highest priority */
 201         mtdcr (uic2sr, 0x00000000);     /* clear all interrupts */
 202         mtdcr (uic2sr, 0xffffffff);     /* clear all interrupts */
 203
 204         mtdcr (uic1sr, 0xffffffff);     /* Clear all interrupts*/
 205         mtdcr (uic1er, 0x00000000);     /* disable all interrupts*/
 206         mtdcr (uic1cr, 0x00000000);     /* Set Critical / Non Critical interrupts*/
 207         mtdcr (uic1pr, 0xffffffff);     /* Set Interrupt Polarities */
 208         mtdcr (uic1tr, 0x001f8040);     /* Set Interrupt Trigger Levels*/
 209         mtdcr (uic1vr, 0x00000001);     /* Set Vect base=0,INT31 Highest priority */
 210         mtdcr (uic1sr, 0x00000000);     /* clear all interrupts*/
 211         mtdcr (uic1sr, 0xffffffff);     /* clear all interrupts*/
 212
 213         mtdcr (uic0sr, 0xffffffff);     /* Clear all interrupts */
 214         mtdcr (uic0er, 0x00000000);     /* disable all interrupts excepted cascade    to be checked */
 215         mtdcr (uic0cr, 0x00104001);     /* Set Critical / Non Critical interrupts*/
 216         mtdcr (uic0pr, 0xffffffff);     /* Set Interrupt Polarities*/
 217         mtdcr (uic0tr, 0x010f0004);     /* Set Interrupt Trigger Levels */
 218         mtdcr (uic0vr, 0x00000001);     /* Set Vect base=0,INT31 Highest priority */
 219         mtdcr (uic0sr, 0x00000000);     /* clear all interrupts*/
 220         mtdcr (uic0sr, 0xffffffff);     /* clear all interrupts*/
 221
 222         mfsdr(sdr_mfr, mfr);
 223         mfr |= SDR0_MFR_FIXD;           /* Workaround for PCI/DMA */
 224         mtsdr(sdr_mfr, mfr);
 225
 226         mtsdr(SDR0_PFC0, CFG_PFC0);
 227
 228         out32(GPIO0_OR, CFG_GPIO_OR);
 229         out32(GPIO0_ODR, CFG_GPIO_ODR);
 230         out32(GPIO0_TCR, CFG_GPIO_TCR);
 231
 232         return 0;
 233 }
 234
 235 int checkboard (void)
 236 {
 237         char *s = getenv("serial#");
 238
 239         printf("Board: Katmai - AMCC 440SPe Evaluation Board");
 240         if (s != NULL) {
 241                 puts(", serial# ");
 242                 puts(s);
 243         }
 244         putc('\n');
 245
 246         return 0;
 247 }
 248
 249 /*
 250  * Override the default functions in cpu/ppc4xx/44x_spd_ddr2.c with
 251  * board specific values.
 252  */
 253 u32 ddr_wrdtr(u32 default_val) {
 254         return (SDRAM_WRDTR_LLWP_1_CYC | SDRAM_WRDTR_WTR_180_DEG_ADV | 0x823);
 255 }
 256
 257 u32 ddr_clktr(u32 default_val) {
 258         return (SDRAM_CLKTR_CLKP_90_DEG_ADV);
 259 }
 260
 261 /*************************************************************************
 262  *  pci_pre_init
 263  *
 264  *  This routine is called just prior to registering the hose and gives
 265  *  the board the opportunity to check things. Returning a value of zero
 266  *  indicates that things are bad & PCI initialization should be aborted.
 267  *
 268  *      Different boards may wish to customize the pci controller structure
 269  *      (add regions, override default access routines, etc) or perform
 270  *      certain pre-initialization actions.
 271  *
 272  ************************************************************************/
 273 #if defined(CONFIG_PCI)
 274 int pci_pre_init(struct pci_controller * hose )
 275 {
 276         unsigned long strap;
 277
 278         /*-------------------------------------------------------------------+
 279          *      The katmai board is always configured as the host & requires the
 280          *      PCI arbiter to be enabled.
 281          *-------------------------------------------------------------------*/
 282         mfsdr(sdr_sdstp1, strap);
 283         if( (strap & SDR0_SDSTP1_PAE_MASK) == 0 ) {
 284                 printf("PCI: SDR0_STRP1[%08lX] - PCI Arbiter disabled.\n",strap);
 285                 return 0;
 286         }
 287
 288         return 1;
 289 }
 290 #endif  /* defined(CONFIG_PCI) */
 291
 292 /*************************************************************************
 293  *  pci_target_init
 294  *
 295  *      The bootstrap configuration provides default settings for the pci
 296  *      inbound map (PIM). But the bootstrap config choices are limited and
 297  *      may not be sufficient for a given board.
 298  *
 299  ************************************************************************/
 300 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
 301 void pci_target_init(struct pci_controller * hose )
 302 {
 303         /*-------------------------------------------------------------------+
 304          * Disable everything
 305          *-------------------------------------------------------------------*/
 306         out32r( PCIX0_PIM0SA, 0 ); /* disable */
 307         out32r( PCIX0_PIM1SA, 0 ); /* disable */
 308         out32r( PCIX0_PIM2SA, 0 ); /* disable */
 309         out32r( PCIX0_EROMBA, 0 ); /* disable expansion rom */
 310
 311         /*-------------------------------------------------------------------+
 312          * Map all of SDRAM to PCI address 0x0000_0000. Note that the 440
 313          * strapping options to not support sizes such as 128/256 MB.
 314          *-------------------------------------------------------------------*/
 315         out32r( PCIX0_PIM0LAL, CFG_SDRAM_BASE );
 316         out32r( PCIX0_PIM0LAH, 0 );
 317         out32r( PCIX0_PIM0SA, ~(gd->ram_size - 1) | 1 );
 318         out32r( PCIX0_BAR0, 0 );
 319
 320         /*-------------------------------------------------------------------+
 321          * Program the board's subsystem id/vendor id
 322          *-------------------------------------------------------------------*/
 323         out16r( PCIX0_SBSYSVID, CFG_PCI_SUBSYS_VENDORID );
 324         out16r( PCIX0_SBSYSID, CFG_PCI_SUBSYS_DEVICEID );
 325
 326         out16r( PCIX0_CMD, in16r(PCIX0_CMD) | PCI_COMMAND_MEMORY );
 327 }
 328 #endif  /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
 329
 330 #if defined(CONFIG_PCI)
 331 /*************************************************************************
 332  *  is_pci_host
 333  *
 334  *      This routine is called to determine if a pci scan should be
 335  *      performed. With various hardware environments (especially cPCI and
 336  *      PPMC) it's insufficient to depend on the state of the arbiter enable
 337  *      bit in the strap register, or generic host/adapter assumptions.
 338  *
 339  *      Rather than hard-code a bad assumption in the general 440 code, the
 340  *      440 pci code requires the board to decide at runtime.
 341  *
 342  *      Return 0 for adapter mode, non-zero for host (monarch) mode.
 343  *
 344  *
 345  ************************************************************************/
 346 int is_pci_host(struct pci_controller *hose)
 347 {
 348         /* The katmai board is always configured as host. */
 349         return 1;
 350 }
 351
 352 int katmai_pcie_card_present(int port)
 353 {
 354         u32 val;
 355
 356         val = in32(GPIO0_IR);
 357         switch (port) {
 358         case 0:
 359                 return !(val & GPIO_VAL(CFG_GPIO_PCIE_PRESENT0));
 360         case 1:
 361                 return !(val & GPIO_VAL(CFG_GPIO_PCIE_PRESENT1));
 362         case 2:
 363                 return !(val & GPIO_VAL(CFG_GPIO_PCIE_PRESENT2));
 364         default:
 365                 return 0;
 366         }
 367 }
 368
 369 static struct pci_controller pcie_hose[3] = {{0},{0},{0}};
 370
 371 void pcie_setup_hoses(int busno)
 372 {
 373         struct pci_controller *hose;
 374         int i, bus;
 375         int ret = 0;
 376         char *env;
 377         unsigned int delay;
 378
 379         /*
 380          * assume we're called after the PCIX hose is initialized, which takes
 381          * bus ID 0 and therefore start numbering PCIe's from 1.
 382          */
 383         bus = busno;
 384         for (i = 0; i <= 2; i++) {
 385                 /* Check for katmai card presence */
 386                 if (!katmai_pcie_card_present(i))
 387                         continue;
 388
 389                 if (is_end_point(i))
 390                         ret = ppc4xx_init_pcie_endport(i);
 391                 else
 392                         ret = ppc4xx_init_pcie_rootport(i);
 393                 if (ret) {
 394                         printf("PCIE%d: initialization as %s failed\n", i,
 395                                is_end_point(i) ? "endpoint" : "root-complex");
 396                         continue;
 397                 }
 398
 399                 hose = &pcie_hose[i];
 400                 hose->first_busno = bus;
 401                 hose->last_busno = bus;
 402                 hose->current_busno = bus;
 403
 404                 /* setup mem resource */
 405                 pci_set_region(hose->regions + 0,
 406                                CFG_PCIE_MEMBASE + i * CFG_PCIE_MEMSIZE,
 407                                CFG_PCIE_MEMBASE + i * CFG_PCIE_MEMSIZE,
 408                                CFG_PCIE_MEMSIZE,
 409                                PCI_REGION_MEM);
 410                 hose->region_count = 1;
 411                 pci_register_hose(hose);
 412
 413                 if (is_end_point(i)) {
 414                         ppc4xx_setup_pcie_endpoint(hose, i);
 415                         /*
 416                          * Reson for no scanning is endpoint can not generate
 417                          * upstream configuration accesses.
 418                          */
 419                 } else {
 420                         ppc4xx_setup_pcie_rootpoint(hose, i);
 421                         env = getenv ("pciscandelay");
 422                         if (env != NULL) {
 423                                 delay = simple_strtoul(env, NULL, 10);
 424                                 if (delay > 5)
 425                                         printf("Warning, expect noticable delay before "
 426                                                "PCIe scan due to 'pciscandelay' value!\n");
 427                                 mdelay(delay * 1000);
 428                         }
 429
 430                         /*
 431                          * Config access can only go down stream
 432                          */
 433                         hose->last_busno = pci_hose_scan(hose);
 434                         bus = hose->last_busno + 1;
 435                 }
 436         }
 437 }
 438 #endif  /* defined(CONFIG_PCI) */
 439
 440 int misc_init_f (void)
 441 {
 442         uint reg;
 443 #if defined(CONFIG_STRESS)
 444         uint i ;
 445         uint disp;
 446 #endif
 447
 448         /* minimal init for PCIe */
 449 #if 0 /* test-only: test endpoint at some time, for now rootpoint only */
 450         /* pci express 0 Endpoint Mode */
 451         mfsdr(SDR0_PE0DLPSET, reg);
 452         reg &= (~0x00400000);
 453         mtsdr(SDR0_PE0DLPSET, reg);
 454 #else
 455         /* pci express 0 Rootpoint  Mode */
 456         mfsdr(SDR0_PE0DLPSET, reg);
 457         reg |= 0x00400000;
 458         mtsdr(SDR0_PE0DLPSET, reg);
 459 #endif
 460         /* pci express 1 Rootpoint  Mode */
 461         mfsdr(SDR0_PE1DLPSET, reg);
 462         reg |= 0x00400000;
 463         mtsdr(SDR0_PE1DLPSET, reg);
 464         /* pci express 2 Rootpoint  Mode */
 465         mfsdr(SDR0_PE2DLPSET, reg);
 466         reg |= 0x00400000;
 467         mtsdr(SDR0_PE2DLPSET, reg);
 468
 469 #if defined(CONFIG_STRESS)
 470         /*
 471          * All this setting done by linux only needed by stress an charac. test
 472          * procedure
 473          * PCIe 1 Rootpoint PCIe2 Endpoint
 474          * PCIe 0 FIR Pre-emphasis Filter Coefficients & Transmit Driver Power Level
 475          */
 476         for (i=0,disp=0; i<8; i++,disp+=3) {
 477                 mfsdr(SDR0_PE0HSSSET1L0+disp, reg);
 478                 reg |= 0x33000000;
 479                 mtsdr(SDR0_PE0HSSSET1L0+disp, reg);
 480         }
 481
 482         /*PCIe 1 FIR Pre-emphasis Filter Coefficients & Transmit Driver Power Level */
 483         for (i=0,disp=0; i<4; i++,disp+=3) {
 484                 mfsdr(SDR0_PE1HSSSET1L0+disp, reg);
 485                 reg |= 0x33000000;
 486                 mtsdr(SDR0_PE1HSSSET1L0+disp, reg);
 487         }
 488
 489         /*PCIE 2 FIR Pre-emphasis Filter Coefficients & Transmit Driver Power Level */
 490         for (i=0,disp=0; i<4; i++,disp+=3) {
 491                 mfsdr(SDR0_PE2HSSSET1L0+disp, reg);
 492                 reg |= 0x33000000;
 493                 mtsdr(SDR0_PE2HSSSET1L0+disp, reg);
 494         }
 495
 496         reg = 0x21242222;
 497         mtsdr(SDR0_PE2UTLSET1, reg);
 498         reg = 0x11000000;
 499         mtsdr(SDR0_PE2UTLSET2, reg);
 500         /* pci express 1 Endpoint  Mode */
 501         reg = 0x00004000;
 502         mtsdr(SDR0_PE2DLPSET, reg);
 503
 504         mtsdr(SDR0_UART1, 0x2080005a);  /* patch for TG */
 505 #endif
 506
 507         return 0;
 508 }
 509
 510 #ifdef CONFIG_POST
 511 /*
 512  * Returns 1 if keys pressed to start the power-on long-running tests
 513  * Called from board_init_f().
 514  */
 515 int post_hotkeys_pressed(void)
 516 {
 517         return (ctrlc());
 518 }
 519 #endif
 520
 521 #if defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP)
 522 void ft_board_setup(void *blob, bd_t *bd)
 523 {
 524         u32 val[4];
 525         int rc;
 526
 527         ft_cpu_setup(blob, bd);
 528
 529         /* Fixup NOR mapping */
 530         val[0] = 0;                             /* chip select number */
 531         val[1] = 0;                             /* always 0 */
 532         val[2] = gd->bd->bi_flashstart;
 533         val[3] = gd->bd->bi_flashsize;
 534         rc = fdt_find_and_setprop(blob, "/plb/opb/ebc", "ranges",
 535                                   val, sizeof(val), 1);
 536         if (rc)
 537                 printf("Unable to update property NOR mapping, err=%s\n",
 538                        fdt_strerror(rc));
 539 }
 540 #endif /* defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP) */