arch/powerpc/cpu/mpc85xx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2004,2007-2011 Freescale Semiconductor, Inc.
   4  * (C) Copyright 2002, 2003 Motorola Inc.
   5  * Xianghua Xiao (X.Xiao@motorola.com)
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  */
  10
  11 #include <config.h>
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <clock_legacy.h>
  15 #include <init.h>
  16 #include <irq_func.h>
  17 #include <log.h>
  18 #include <time.h>
  19 #include <vsprintf.h>
  20 #include <watchdog.h>
  21 #include <command.h>
  22 #include <fsl_esdhc.h>
  23 #include <asm/cache.h>
  24 #include <asm/global_data.h>
  25 #include <asm/io.h>
  26 #include <asm/mmu.h>
  27 #include <fsl_ifc.h>
  28 #include <asm/fsl_law.h>
  29 #include <asm/fsl_lbc.h>
  30 #include <post.h>
  31 #include <asm/processor.h>
  32 #include <fsl_ddr_sdram.h>
  33 #include <asm/ppc.h>
  34 #include <linux/delay.h>
  35
  36 DECLARE_GLOBAL_DATA_PTR;
  37
  38 /*
  39  * Default board reset function
  40  */
  41 static void
  42 __board_reset(void)
  43 {
  44         /* Do nothing */
  45 }
  46 void board_reset(void) __attribute__((weak, alias("__board_reset")));
  47
  48 int checkcpu (void)
  49 {
  50         sys_info_t sysinfo;
  51         uint pvr, svr;
  52         uint ver;
  53         uint major, minor;
  54         struct cpu_type *cpu;
  55         char buf1[32], buf2[32];
  56 #if defined(CONFIG_DYNAMIC_DDR_CLK_FREQ) || \
  57         defined(CONFIG_STATIC_DDR_CLK_FREQ) || defined(CONFIG_FSL_CORENET)
  58         ccsr_gur_t __iomem *gur =
  59                 (void __iomem *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  60 #endif
  61
  62         /*
  63          * Cornet platforms use ddr sync bit in RCW to indicate sync vs async
  64          * mode. Previous platform use ddr ratio to do the same. This
  65          * information is only for display here.
  66          */
  67 #ifdef CONFIG_FSL_CORENET
  68 #ifdef CONFIG_SYS_FSL_QORIQ_CHASSIS2
  69         u32 ddr_sync = 0;       /* only async mode is supported */
  70 #else
  71         u32 ddr_sync = ((gur->rcwsr[5]) & FSL_CORENET_RCWSR5_DDR_SYNC)
  72                 >> FSL_CORENET_RCWSR5_DDR_SYNC_SHIFT;
  73 #endif /* CONFIG_SYS_FSL_QORIQ_CHASSIS2 */
  74 #else   /* CONFIG_FSL_CORENET */
  75 #if defined(CONFIG_DYNAMIC_DDR_CLK_FREQ) || defined(CONFIG_STATIC_DDR_CLK_FREQ)
  76         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  77                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  78 #else
  79         u32 ddr_ratio = 0;
  80 #endif /* CONFIG_DYNAMIC_DDR_CLK_FREQ || CONFIG_STATIC_DDR_CLK_FREQ */
  81 #endif /* CONFIG_FSL_CORENET */
  82
  83         unsigned int i, core, nr_cores = cpu_numcores();
  84         u32 mask = cpu_mask();
  85
  86 #ifdef CONFIG_HETROGENOUS_CLUSTERS
  87         unsigned int j, dsp_core, dsp_numcores = cpu_num_dspcores();
  88         u32 dsp_mask = cpu_dsp_mask();
  89 #endif
  90
  91         svr = get_svr();
  92         major = SVR_MAJ(svr);
  93         minor = SVR_MIN(svr);
  94
  95 #if defined(CONFIG_SYS_FSL_QORIQ_CHASSIS2) && defined(CONFIG_E6500)
  96         if (SVR_SOC_VER(svr) == SVR_T4080) {
  97                 ccsr_rcpm_t *rcpm =
  98                         (void __iomem *)(CONFIG_SYS_FSL_CORENET_RCPM_ADDR);
  99
 100                 setbits_be32(&gur->devdisr2, FSL_CORENET_DEVDISR2_DTSEC1_6 ||
 101                              FSL_CORENET_DEVDISR2_DTSEC1_9);
 102                 setbits_be32(&gur->devdisr3, FSL_CORENET_DEVDISR3_PCIE3);
 103                 setbits_be32(&gur->devdisr5, FSL_CORENET_DEVDISR5_DDR3);
 104
 105                 /* It needs SW to disable core4~7 as HW design sake on T4080 */
 106                 for (i = 4; i < 8; i++)
 107                         cpu_disable(i);
 108
 109                 /* request core4~7 into PH20 state, prior to entering PCL10
 110                  * state, all cores in cluster should be placed in PH20 state.
 111                  */
 112                 setbits_be32(&rcpm->pcph20setr, 0xf0);
 113
 114                 /* put the 2nd cluster into PCL10 state */
 115                 setbits_be32(&rcpm->clpcl10setr, 1 << 1);
 116         }
 117 #endif
 118
 119         if (cpu_numcores() > 1) {
 120 #ifndef CONFIG_MP
 121                 puts("Unicore software on multiprocessor system!!\n"
 122                      "To enable mutlticore build define CONFIG_MP\n");
 123 #endif
 124                 volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC8xxx_PIC_ADDR);
 125                 printf("CPU%d:  ", pic->whoami);
 126         } else {
 127                 puts("CPU:   ");
 128         }
 129
 130         cpu = gd->arch.cpu;
 131
 132         puts(cpu->name);
 133         if (IS_E_PROCESSOR(svr))
 134                 puts("E");
 135
 136         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 137
 138         pvr = get_pvr();
 139         ver = PVR_VER(pvr);
 140         major = PVR_MAJ(pvr);
 141         minor = PVR_MIN(pvr);
 142
 143         printf("Core:  ");
 144         switch(ver) {
 145         case PVR_VER_E500_V1:
 146                 puts("e500v1");
 147                 break;
 148         case PVR_VER_E500_V2:
 149                 puts("e500v2");
 150                 break;
 151         case PVR_VER_E500MC:
 152                 puts("e500mc");
 153                 break;
 154         case PVR_VER_E5500:
 155                 puts("e5500");
 156                 break;
 157         case PVR_VER_E6500:
 158                 puts("e6500");
 159                 break;
 160         default:
 161                 puts("Unknown");
 162                 break;
 163         }
 164
 165         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 166
 167         if (nr_cores > CONFIG_MAX_CPUS) {
 168                 panic("\nUnexpected number of cores: %d, max is %d\n",
 169                         nr_cores, CONFIG_MAX_CPUS);
 170         }
 171
 172         get_sys_info(&sysinfo);
 173
 174 #ifdef CONFIG_SYS_FSL_SINGLE_SOURCE_CLK
 175         if (sysinfo.diff_sysclk == 1)
 176                 puts("Single Source Clock Configuration\n");
 177 #endif
 178
 179         puts("Clock Configuration:");
 180         for_each_cpu(i, core, nr_cores, mask) {
 181                 if (!(i & 3))
 182                         printf ("\n       ");
 183                 printf("CPU%d:%-4s MHz, ", core,
 184                         strmhz(buf1, sysinfo.freq_processor[core]));
 185         }
 186
 187 #ifdef CONFIG_HETROGENOUS_CLUSTERS
 188         for_each_cpu(j, dsp_core, dsp_numcores, dsp_mask) {
 189                 if (!(j & 3))
 190                         printf("\n       ");
 191                 printf("DSP CPU%d:%-4s MHz, ", j,
 192                        strmhz(buf1, sysinfo.freq_processor_dsp[dsp_core]));
 193         }
 194 #endif
 195
 196         printf("\n       CCB:%-4s MHz,", strmhz(buf1, sysinfo.freq_systembus));
 197         printf("\n");
 198
 199 #ifdef CONFIG_FSL_CORENET
 200         if (ddr_sync == 1) {
 201                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 202                         "(Synchronous), ",
 203                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 204                         strmhz(buf2, sysinfo.freq_ddrbus));
 205         } else {
 206                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 207                         "(Asynchronous), ",
 208                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 209                         strmhz(buf2, sysinfo.freq_ddrbus));
 210         }
 211 #else
 212         switch (ddr_ratio) {
 213         case 0x0:
 214                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 215                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 216                         strmhz(buf2, sysinfo.freq_ddrbus));
 217                 break;
 218         case 0x7:
 219                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 220                         "(Synchronous), ",
 221                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 222                         strmhz(buf2, sysinfo.freq_ddrbus));
 223                 break;
 224         default:
 225                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 226                         "(Asynchronous), ",
 227                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 228                         strmhz(buf2, sysinfo.freq_ddrbus));
 229                 break;
 230         }
 231 #endif
 232
 233 #if defined(CONFIG_FSL_LBC)
 234         if (sysinfo.freq_localbus > LCRR_CLKDIV) {
 235                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 236         } else {
 237                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 238                        sysinfo.freq_localbus);
 239         }
 240 #endif
 241
 242 #if defined(CONFIG_FSL_IFC)
 243         printf("IFC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 244 #endif
 245
 246 #ifdef CONFIG_QE
 247         printf("       QE:%-4s MHz\n", strmhz(buf1, sysinfo.freq_qe));
 248 #endif
 249
 250 #if defined(CONFIG_SYS_CPRI)
 251         printf("       ");
 252         printf("CPRI:%-4s MHz", strmhz(buf1, sysinfo.freq_cpri));
 253 #endif
 254
 255 #if defined(CONFIG_SYS_MAPLE)
 256         printf("\n       ");
 257         printf("MAPLE:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple));
 258         printf("MAPLE-ULB:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple_ulb));
 259         printf("MAPLE-eTVPE:%-4s MHz\n",
 260                strmhz(buf1, sysinfo.freq_maple_etvpe));
 261 #endif
 262
 263 #ifdef CONFIG_SYS_DPAA_FMAN
 264         for (i = 0; i < CONFIG_SYS_NUM_FMAN; i++) {
 265                 printf("       FMAN%d: %s MHz\n", i + 1,
 266                         strmhz(buf1, sysinfo.freq_fman[i]));
 267         }
 268 #endif
 269
 270 #ifdef CONFIG_SYS_DPAA_QBMAN
 271         printf("       QMAN:  %s MHz\n", strmhz(buf1, sysinfo.freq_qman));
 272 #endif
 273
 274 #ifdef CONFIG_SYS_DPAA_PME
 275         printf("       PME:   %s MHz\n", strmhz(buf1, sysinfo.freq_pme));
 276 #endif
 277
 278         puts("L1:    D-cache 32 KiB enabled\n       I-cache 32 KiB enabled\n");
 279
 280 #ifdef CONFIG_FSL_CORENET
 281         /* Display the RCW, so that no one gets confused as to what RCW
 282          * we're actually using for this boot.
 283          */
 284         puts("Reset Configuration Word (RCW):");
 285         for (i = 0; i < ARRAY_SIZE(gur->rcwsr); i++) {
 286                 u32 rcw = in_be32(&gur->rcwsr[i]);
 287
 288                 if ((i % 4) == 0)
 289                         printf("\n       %08x:", i * 4);
 290                 printf(" %08x", rcw);
 291         }
 292         puts("\n");
 293 #endif
 294
 295         return 0;
 296 }
 297
 298
 299 /* ------------------------------------------------------------------------- */
 300
 301 int do_reset(struct cmd_tbl *cmdtp, int flag, int argc, char *const argv[])
 302 {
 303 /* Everything after the first generation of PQ3 parts has RSTCR */
 304 #if defined(CONFIG_ARCH_MPC8540) || defined(CONFIG_ARCH_MPC8560)
 305         unsigned long val, msr;
 306
 307         /*
 308          * Initiate hard reset in debug control register DBCR0
 309          * Make sure MSR[DE] = 1.  This only resets the core.
 310          */
 311         msr = mfmsr ();
 312         msr |= MSR_DE;
 313         mtmsr (msr);
 314
 315         val = mfspr(DBCR0);
 316         val |= 0x70000000;
 317         mtspr(DBCR0,val);
 318 #else
 319         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 320
 321         /* Attempt board-specific reset */
 322         board_reset();
 323
 324         /* Next try asserting HRESET_REQ */
 325         out_be32(&gur->rstcr, 0x2);
 326         udelay(100);
 327 #endif
 328
 329         return 1;
 330 }
 331
 332
 333 /*
 334  * Get timebase clock frequency
 335  */
 336 #ifndef CONFIG_SYS_FSL_TBCLK_DIV
 337 #define CONFIG_SYS_FSL_TBCLK_DIV 8
 338 #endif
 339 __weak unsigned long get_tbclk(void)
 340 {
 341         unsigned long tbclk_div = CONFIG_SYS_FSL_TBCLK_DIV;
 342
 343         return (gd->bus_clk + (tbclk_div >> 1)) / tbclk_div;
 344 }
 345
 346
 347 #if defined(CONFIG_WATCHDOG)
 348 #define WATCHDOG_MASK (TCR_WP(63) | TCR_WRC(3) | TCR_WIE)
 349 void
 350 init_85xx_watchdog(void)
 351 {
 352         mtspr(SPRN_TCR, (mfspr(SPRN_TCR) & ~WATCHDOG_MASK) |
 353               TCR_WP(CONFIG_WATCHDOG_PRESC) | TCR_WRC(CONFIG_WATCHDOG_RC));
 354 }
 355
 356 void
 357 reset_85xx_watchdog(void)
 358 {
 359         /*
 360          * Clear TSR(WIS) bit by writing 1
 361          */
 362         mtspr(SPRN_TSR, TSR_WIS);
 363 }
 364
 365 void
 366 watchdog_reset(void)
 367 {
 368         int re_enable = disable_interrupts();
 369
 370         reset_85xx_watchdog();
 371         if (re_enable)
 372                 enable_interrupts();
 373 }
 374 #endif  /* CONFIG_WATCHDOG */
 375
 376 /*
 377  * Initializes on-chip MMC controllers.
 378  * to override, implement board_mmc_init()
 379  */
 380 int cpu_mmc_init(struct bd_info *bis)
 381 {
 382 #ifdef CONFIG_FSL_ESDHC
 383         return fsl_esdhc_mmc_init(bis);
 384 #else
 385         return 0;
 386 #endif
 387 }
 388
 389 /*
 390  * Print out the state of various machine registers.
 391  * Currently prints out LAWs, BR0/OR0 for LBC, CSPR/CSOR/Timing
 392  * parameters for IFC and TLBs
 393  */
 394 void print_reginfo(void)
 395 {
 396         print_tlbcam();
 397 #ifdef CONFIG_FSL_LAW
 398         print_laws();
 399 #endif
 400 #if defined(CONFIG_FSL_LBC)
 401         print_lbc_regs();
 402 #endif
 403 #ifdef CONFIG_FSL_IFC
 404         print_ifc_regs();
 405 #endif
 406
 407 }
 408
 409 /* Common ddr init for non-corenet fsl 85xx platforms */
 410 #ifndef CONFIG_FSL_CORENET
 411 #if (defined(CONFIG_SYS_RAMBOOT) || defined(CONFIG_SPL)) && \
 412         !defined(CONFIG_SYS_INIT_L2_ADDR)
 413 int dram_init(void)
 414 {
 415 #if defined(CONFIG_SPD_EEPROM) || defined(CONFIG_DDR_SPD) || \
 416         defined(CONFIG_ARCH_QEMU_E500)
 417         gd->ram_size = fsl_ddr_sdram_size();
 418 #else
 419         gd->ram_size = (phys_size_t)CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 420 #endif
 421
 422         return 0;
 423 }
 424 #else /* CONFIG_SYS_RAMBOOT */
 425 int dram_init(void)
 426 {
 427         phys_size_t dram_size = 0;
 428
 429 #if defined(CONFIG_SYS_FSL_ERRATUM_DDR_MSYNC_IN)
 430         {
 431                 ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 432                 unsigned int x = 10;
 433                 unsigned int i;
 434
 435                 /*
 436                  * Work around to stabilize DDR DLL
 437                  */
 438                 out_be32(&gur->ddrdllcr, 0x81000000);
 439                 asm("sync;isync;msync");
 440                 udelay(200);
 441                 while (in_be32(&gur->ddrdllcr) != 0x81000100) {
 442                         setbits_be32(&gur->devdisr, 0x00010000);
 443                         for (i = 0; i < x; i++)
 444                                 ;
 445                         clrbits_be32(&gur->devdisr, 0x00010000);
 446                         x++;
 447                 }
 448         }
 449 #endif
 450
 451 #if     defined(CONFIG_SPD_EEPROM)      || \
 452         defined(CONFIG_DDR_SPD)         || \
 453         defined(CONFIG_SYS_DDR_RAW_TIMING)
 454         dram_size = fsl_ddr_sdram();
 455 #else
 456         dram_size = fixed_sdram();
 457 #endif
 458         dram_size = setup_ddr_tlbs(dram_size / 0x100000);
 459         dram_size *= 0x100000;
 460
 461 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 462         /*
 463          * Initialize and enable DDR ECC.
 464          */
 465         ddr_enable_ecc(dram_size);
 466 #endif
 467
 468 #if defined(CONFIG_FSL_LBC)
 469         /* Some boards also have sdram on the lbc */
 470         lbc_sdram_init();
 471 #endif
 472
 473         debug("DDR: ");
 474         gd->ram_size = dram_size;
 475
 476         return 0;
 477 }
 478 #endif /* CONFIG_SYS_RAMBOOT */
 479 #endif
 480
 481 #if CONFIG_POST & CONFIG_SYS_POST_MEMORY
 482
 483 /* Board-specific functions defined in each board's ddr.c */
 484 void fsl_ddr_get_spd(generic_spd_eeprom_t *ctrl_dimms_spd,
 485         unsigned int ctrl_num, unsigned int dimm_slots_per_ctrl);
 486 void read_tlbcam_entry(int idx, u32 *valid, u32 *tsize, unsigned long *epn,
 487                        phys_addr_t *rpn);
 488 unsigned int
 489         setup_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 490
 491 void clear_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 492
 493 static void dump_spd_ddr_reg(void)
 494 {
 495         int i, j, k, m;
 496         u8 *p_8;
 497         u32 *p_32;
 498         struct ccsr_ddr __iomem *ddr[CONFIG_SYS_NUM_DDR_CTLRS];
 499         generic_spd_eeprom_t
 500                 spd[CONFIG_SYS_NUM_DDR_CTLRS][CONFIG_DIMM_SLOTS_PER_CTLR];
 501
 502         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 503                 fsl_ddr_get_spd(spd[i], i, CONFIG_DIMM_SLOTS_PER_CTLR);
 504
 505         puts("SPD data of all dimms (zero value is omitted)...\n");
 506         puts("Byte (hex)  ");
 507         k = 1;
 508         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 509                 for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++)
 510                         printf("Dimm%d ", k++);
 511         }
 512         puts("\n");
 513         for (k = 0; k < sizeof(generic_spd_eeprom_t); k++) {
 514                 m = 0;
 515                 printf("%3d (0x%02x)  ", k, k);
 516                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 517                         for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++) {
 518                                 p_8 = (u8 *) &spd[i][j];
 519                                 if (p_8[k]) {
 520                                         printf("0x%02x  ", p_8[k]);
 521                                         m++;
 522                                 } else
 523                                         puts("      ");
 524                         }
 525                 }
 526                 if (m)
 527                         puts("\n");
 528                 else
 529                         puts("\r");
 530         }
 531
 532         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 533                 switch (i) {
 534                 case 0:
 535                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 536                         break;
 537 #if defined(CONFIG_SYS_FSL_DDR2_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 1)
 538                 case 1:
 539                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR2_ADDR;
 540                         break;
 541 #endif
 542 #if defined(CONFIG_SYS_FSL_DDR3_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 2)
 543                 case 2:
 544                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR3_ADDR;
 545                         break;
 546 #endif
 547 #if defined(CONFIG_SYS_FSL_DDR4_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 3)
 548                 case 3:
 549                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR4_ADDR;
 550                         break;
 551 #endif
 552                 default:
 553                         printf("%s unexpected controller number = %u\n",
 554                                 __func__, i);
 555                         return;
 556                 }
 557         }
 558         printf("DDR registers dump for all controllers "
 559                 "(zero value is omitted)...\n");
 560         puts("Offset (hex)   ");
 561         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 562                 printf("     Base + 0x%04x", (u32)ddr[i] & 0xFFFF);
 563         puts("\n");
 564         for (k = 0; k < sizeof(struct ccsr_ddr)/4; k++) {
 565                 m = 0;
 566                 printf("%6d (0x%04x)", k * 4, k * 4);
 567                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 568                         p_32 = (u32 *) ddr[i];
 569                         if (p_32[k]) {
 570                                 printf("        0x%08x", p_32[k]);
 571                                 m++;
 572                         } else
 573                                 puts("                  ");
 574                 }
 575                 if (m)
 576                         puts("\n");
 577                 else
 578                         puts("\r");
 579         }
 580         puts("\n");
 581 }
 582
 583 /* invalid the TLBs for DDR and setup new ones to cover p_addr */
 584 static int reset_tlb(phys_addr_t p_addr, u32 size, phys_addr_t *phys_offset)
 585 {
 586         u32 vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 587         unsigned long epn;
 588         u32 tsize, valid, ptr;
 589         int ddr_esel;
 590
 591         clear_ddr_tlbs_phys(p_addr, size>>20);
 592
 593         /* Setup new tlb to cover the physical address */
 594         setup_ddr_tlbs_phys(p_addr, size>>20);
 595
 596         ptr = vstart;
 597         ddr_esel = find_tlb_idx((void *)ptr, 1);
 598         if (ddr_esel != -1) {
 599                 read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, phys_offset);
 600         } else {
 601                 printf("TLB error in function %s\n", __func__);
 602                 return -1;
 603         }
 604
 605         return 0;
 606 }
 607
 608 /*
 609  * slide the testing window up to test another area
 610  * for 32_bit system, the maximum testable memory is limited to
 611  * CONFIG_MAX_MEM_MAPPED
 612  */
 613 int arch_memory_test_advance(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 614 {
 615         phys_addr_t test_cap, p_addr;
 616         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 617
 618 #if !defined(CONFIG_PHYS_64BIT) || \
 619     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 620         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 621                 test_cap = p_size;
 622 #else
 623                 test_cap = gd->ram_size;
 624 #endif
 625         p_addr = (*vstart) + (*size) + (*phys_offset);
 626         if (p_addr < test_cap - 1) {
 627                 p_size = min(test_cap - p_addr, CONFIG_MAX_MEM_MAPPED);
 628                 if (reset_tlb(p_addr, p_size, phys_offset) == -1)
 629                         return -1;
 630                 *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 631                 *size = (u32) p_size;
 632                 printf("Testing 0x%08llx - 0x%08llx\n",
 633                         (u64)(*vstart) + (*phys_offset),
 634                         (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 635         } else
 636                 return 1;
 637
 638         return 0;
 639 }
 640
 641 /* initialization for testing area */
 642 int arch_memory_test_prepare(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 643 {
 644         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 645
 646         *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 647         *size = (u32) p_size;   /* CONFIG_MAX_MEM_MAPPED < 4G */
 648         *phys_offset = 0;
 649
 650 #if !defined(CONFIG_PHYS_64BIT) || \
 651     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 652         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 653                 if (gd->ram_size > CONFIG_MAX_MEM_MAPPED) {
 654                         puts("Cannot test more than ");
 655                         print_size(CONFIG_MAX_MEM_MAPPED,
 656                                 " without proper 36BIT support.\n");
 657                 }
 658 #endif
 659         printf("Testing 0x%08llx - 0x%08llx\n",
 660                 (u64)(*vstart) + (*phys_offset),
 661                 (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 662
 663         return 0;
 664 }
 665
 666 /* invalid TLBs for DDR and remap as normal after testing */
 667 int arch_memory_test_cleanup(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 668 {
 669         unsigned long epn;
 670         u32 tsize, valid, ptr;
 671         phys_addr_t rpn = 0;
 672         int ddr_esel;
 673
 674         /* disable the TLBs for this testing */
 675         ptr = *vstart;
 676
 677         while (ptr < (*vstart) + (*size)) {
 678                 ddr_esel = find_tlb_idx((void *)ptr, 1);
 679                 if (ddr_esel != -1) {
 680                         read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, &rpn);
 681                         disable_tlb(ddr_esel);
 682                 }
 683                 ptr += TSIZE_TO_BYTES(tsize);
 684         }
 685
 686         puts("Remap DDR ");
 687         setup_ddr_tlbs(gd->ram_size>>20);
 688         puts("\n");
 689
 690         return 0;
 691 }
 692
 693 void arch_memory_failure_handle(void)
 694 {
 695         dump_spd_ddr_reg();
 696 }
 697 #endif