arch/arm/mach-k3/am6_init.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * AM6: SoC specific initialization
   4  *
   5  * Copyright (C) 2017-2018 Texas Instruments Incorporated - http://www.ti.com/
   6  *      Lokesh Vutla <lokeshvutla@ti.com>
   7  */
   8
   9 #include <common.h>
  10 #include <fdt_support.h>
  11 #include <init.h>
  12 #include <asm/global_data.h>
  13 #include <asm/io.h>
  14 #include <spl.h>
  15 #include <asm/arch/hardware.h>
  16 #include <asm/arch/sysfw-loader.h>
  17 #include <asm/arch/sys_proto.h>
  18 #include "common.h"
  19 #include <dm.h>
  20 #include <dm/uclass-internal.h>
  21 #include <dm/pinctrl.h>
  22 #include <linux/soc/ti/ti_sci_protocol.h>
  23 #include <log.h>
  24 #include <mmc.h>
  25 #include <stdlib.h>
  26
  27 DECLARE_GLOBAL_DATA_PTR;
  28
  29 #ifdef CONFIG_SPL_BUILD
  30 #ifdef CONFIG_K3_LOAD_SYSFW
  31 #ifdef CONFIG_TI_SECURE_DEVICE
  32 struct fwl_data main_cbass_fwls[] = {
  33         { "MMCSD1_CFG", 2057, 1 },
  34         { "MMCSD0_CFG", 2058, 1 },
  35         { "USB3SS0_SLV0", 2176, 2 },
  36         { "PCIE0_SLV", 2336, 8 },
  37         { "PCIE1_SLV", 2337, 8 },
  38         { "PCIE0_CFG", 2688, 1 },
  39         { "PCIE1_CFG", 2689, 1 },
  40 }, mcu_cbass_fwls[] = {
  41         { "MCU_ARMSS0_CORE0_SLV", 1024, 1 },
  42         { "MCU_ARMSS0_CORE1_SLV", 1028, 1 },
  43         { "MCU_FSS0_S1", 1033, 8 },
  44         { "MCU_FSS0_S0", 1036, 8 },
  45         { "MCU_CPSW0", 1220, 1 },
  46 };
  47 #endif
  48 #endif
  49
  50 static void ctrl_mmr_unlock(void)
  51 {
  52         /* Unlock all WKUP_CTRL_MMR0 module registers */
  53         mmr_unlock(WKUP_CTRL_MMR0_BASE, 0);
  54         mmr_unlock(WKUP_CTRL_MMR0_BASE, 1);
  55         mmr_unlock(WKUP_CTRL_MMR0_BASE, 2);
  56         mmr_unlock(WKUP_CTRL_MMR0_BASE, 3);
  57         mmr_unlock(WKUP_CTRL_MMR0_BASE, 6);
  58         mmr_unlock(WKUP_CTRL_MMR0_BASE, 7);
  59
  60         /* Unlock all MCU_CTRL_MMR0 module registers */
  61         mmr_unlock(MCU_CTRL_MMR0_BASE, 0);
  62         mmr_unlock(MCU_CTRL_MMR0_BASE, 1);
  63         mmr_unlock(MCU_CTRL_MMR0_BASE, 2);
  64         mmr_unlock(MCU_CTRL_MMR0_BASE, 6);
  65
  66         /* Unlock all CTRL_MMR0 module registers */
  67         mmr_unlock(CTRL_MMR0_BASE, 0);
  68         mmr_unlock(CTRL_MMR0_BASE, 1);
  69         mmr_unlock(CTRL_MMR0_BASE, 2);
  70         mmr_unlock(CTRL_MMR0_BASE, 3);
  71         mmr_unlock(CTRL_MMR0_BASE, 6);
  72         mmr_unlock(CTRL_MMR0_BASE, 7);
  73 }
  74
  75 /*
  76  * This uninitialized global variable would normal end up in the .bss section,
  77  * but the .bss is cleared between writing and reading this variable, so move
  78  * it to the .data section.
  79  */
  80 u32 bootindex __section(".data");
  81
  82 static void store_boot_index_from_rom(void)
  83 {
  84         bootindex = *(u32 *)(CONFIG_SYS_K3_BOOT_PARAM_TABLE_INDEX);
  85 }
  86
  87 #if defined(CONFIG_K3_LOAD_SYSFW) && CONFIG_IS_ENABLED(DM_MMC)
  88 void k3_mmc_stop_clock(void)
  89 {
  90         if (spl_boot_device() == BOOT_DEVICE_MMC1) {
  91                 struct mmc *mmc = find_mmc_device(0);
  92
  93                 if (!mmc)
  94                         return;
  95
  96                 mmc->saved_clock = mmc->clock;
  97                 mmc_set_clock(mmc, 0, true);
  98         }
  99 }
 100
 101 void k3_mmc_restart_clock(void)
 102 {
 103         if (spl_boot_device() == BOOT_DEVICE_MMC1) {
 104                 struct mmc *mmc = find_mmc_device(0);
 105
 106                 if (!mmc)
 107                         return;
 108
 109                 mmc_set_clock(mmc, mmc->saved_clock, false);
 110         }
 111 }
 112 #else
 113 void k3_mmc_stop_clock(void) {}
 114 void k3_mmc_restart_clock(void) {}
 115 #endif
 116 #if CONFIG_IS_ENABLED(DFU) || CONFIG_IS_ENABLED(USB_STORAGE)
 117 #define CTRLMMR_SERDES0_CTRL    0x00104080
 118 #define PCIE_LANE0              0x1
 119 static int fixup_usb_boot(void)
 120 {
 121         int ret;
 122
 123         switch (spl_boot_device()) {
 124         case BOOT_DEVICE_USB:
 125                 /*
 126                  * If bootmode is Host bootmode, fixup the dr_mode to host
 127                  * before the dwc3 bind takes place
 128                  */
 129                 ret = fdt_find_and_setprop((void *)gd->fdt_blob,
 130                                 "/interconnect@100000/dwc3@4000000/usb@10000",
 131                                 "dr_mode", "host", 11, 0);
 132                 if (ret)
 133                         printf("%s: fdt_find_and_setprop() failed:%d\n", __func__,
 134                                ret);
 135                 fallthrough;
 136         case BOOT_DEVICE_DFU:
 137                 /*
 138                  * The serdes mux between PCIe and USB3 needs to be set to PCIe for
 139                  * accessing the interface at USB 2.0
 140                  */
 141                 writel(PCIE_LANE0, CTRLMMR_SERDES0_CTRL);
 142         default:
 143                 break;
 144         }
 145
 146         return 0;
 147 }
 148
 149 int fdtdec_board_setup(const void *fdt_blob)
 150 {
 151         return fixup_usb_boot();
 152 }
 153 #endif
 154
 155 static void setup_am654_navss_northbridge(void)
 156 {
 157         /*
 158          * NB0 is bridge to SRAM and NB1 is bridge to DDR.
 159          * To ensure that SRAM transfers are not stalled due to
 160          * delays during DDR refreshes, SRAM traffic should be higher
 161          * priority (threadmap=2) than DDR traffic (threadmap=0).
 162          */
 163         writel(0x2, NAVSS0_NBSS_NB0_CFG_BASE + NAVSS_NBSS_THREADMAP);
 164         writel(0x0, NAVSS0_NBSS_NB1_CFG_BASE + NAVSS_NBSS_THREADMAP);
 165 }
 166
 167 void board_init_f(ulong dummy)
 168 {
 169 #if defined(CONFIG_K3_LOAD_SYSFW) || defined(CONFIG_K3_AM654_DDRSS)
 170         struct udevice *dev;
 171         size_t pool_size;
 172         void *pool_addr;
 173         int ret;
 174 #endif
 175         /*
 176          * Cannot delay this further as there is a chance that
 177          * K3_BOOT_PARAM_TABLE_INDEX can be over written by SPL MALLOC section.
 178          */
 179         store_boot_index_from_rom();
 180
 181         /* Make all control module registers accessible */
 182         ctrl_mmr_unlock();
 183
 184         setup_am654_navss_northbridge();
 185
 186 #ifdef CONFIG_CPU_V7R
 187         disable_linefill_optimization();
 188         setup_k3_mpu_regions();
 189 #endif
 190
 191         /* Init DM early in-order to invoke system controller */
 192         spl_early_init();
 193
 194 #ifdef CONFIG_K3_EARLY_CONS
 195         /*
 196          * Allow establishing an early console as required for example when
 197          * doing a UART-based boot. Note that this console may not "survive"
 198          * through a SYSFW PM-init step and will need a re-init in some way
 199          * due to changing module clock frequencies.
 200          */
 201         early_console_init();
 202 #endif
 203
 204 #ifdef CONFIG_K3_LOAD_SYSFW
 205         /*
 206          * Initialize an early full malloc environment. Do so by allocating a
 207          * new malloc area inside the currently active pre-relocation "first"
 208          * malloc pool of which we use all that's left.
 209          */
 210         pool_size = CONFIG_VAL(SYS_MALLOC_F_LEN) - gd->malloc_ptr;
 211         pool_addr = malloc(pool_size);
 212         if (!pool_addr)
 213                 panic("ERROR: Can't allocate full malloc pool!\n");
 214
 215         mem_malloc_init((ulong)pool_addr, (ulong)pool_size);
 216         gd->flags |= GD_FLG_FULL_MALLOC_INIT;
 217         debug("%s: initialized an early full malloc pool at 0x%08lx of 0x%lx bytes\n",
 218               __func__, (unsigned long)pool_addr, (unsigned long)pool_size);
 219         /*
 220          * Process pinctrl for the serial0 a.k.a. WKUP_UART0 module and continue
 221          * regardless of the result of pinctrl. Do this without probing the
 222          * device, but instead by searching the device that would request the
 223          * given sequence number if probed. The UART will be used by the system
 224          * firmware (SYSFW) image for various purposes and SYSFW depends on us
 225          * to initialize its pin settings.
 226          */
 227         ret = uclass_find_device_by_seq(UCLASS_SERIAL, 0, &dev);
 228         if (!ret)
 229                 pinctrl_select_state(dev, "default");
 230
 231         /*
 232          * Load, start up, and configure system controller firmware while
 233          * also populating the SYSFW post-PM configuration callback hook.
 234          */
 235         k3_sysfw_loader(false, k3_mmc_stop_clock, k3_mmc_restart_clock);
 236
 237         /* Prepare console output */
 238         preloader_console_init();
 239
 240         /* Disable ROM configured firewalls right after loading sysfw */
 241 #ifdef CONFIG_TI_SECURE_DEVICE
 242         remove_fwl_configs(main_cbass_fwls, ARRAY_SIZE(main_cbass_fwls));
 243         remove_fwl_configs(mcu_cbass_fwls, ARRAY_SIZE(mcu_cbass_fwls));
 244 #endif
 245 #else
 246         /* Prepare console output */
 247         preloader_console_init();
 248 #endif
 249
 250         /* Output System Firmware version info */
 251         k3_sysfw_print_ver();
 252
 253         /* Perform EEPROM-based board detection */
 254         if (IS_ENABLED(CONFIG_TI_I2C_BOARD_DETECT))
 255                 do_board_detect();
 256
 257 #if defined(CONFIG_CPU_V7R) && defined(CONFIG_K3_AVS0)
 258         ret = uclass_get_device_by_driver(UCLASS_MISC, DM_DRIVER_GET(k3_avs),
 259                                           &dev);
 260         if (ret)
 261                 printf("AVS init failed: %d\n", ret);
 262 #endif
 263
 264 #ifdef CONFIG_K3_AM654_DDRSS
 265         ret = uclass_get_device(UCLASS_RAM, 0, &dev);
 266         if (ret)
 267                 panic("DRAM init failed: %d\n", ret);
 268 #endif
 269         spl_enable_dcache();
 270 }
 271
 272 u32 spl_mmc_boot_mode(const u32 boot_device)
 273 {
 274 #if defined(CONFIG_SUPPORT_EMMC_BOOT)
 275         u32 devstat = readl(CTRLMMR_MAIN_DEVSTAT);
 276
 277         u32 bootmode = (devstat & CTRLMMR_MAIN_DEVSTAT_BOOTMODE_MASK) >>
 278                         CTRLMMR_MAIN_DEVSTAT_BOOTMODE_SHIFT;
 279
 280         /* eMMC boot0 mode is only supported for primary boot */
 281         if (bootindex == K3_PRIMARY_BOOTMODE &&
 282             bootmode == BOOT_DEVICE_MMC1)
 283                 return MMCSD_MODE_EMMCBOOT;
 284 #endif
 285
 286         /* Everything else use filesystem if available */
 287 #if defined(CONFIG_SPL_FS_FAT) || defined(CONFIG_SPL_FS_EXT4)
 288         return MMCSD_MODE_FS;
 289 #else
 290         return MMCSD_MODE_RAW;
 291 #endif
 292 }
 293
 294 static u32 __get_backup_bootmedia(u32 devstat)
 295 {
 296         u32 bkup_boot = (devstat & CTRLMMR_MAIN_DEVSTAT_BKUP_BOOTMODE_MASK) >>
 297                         CTRLMMR_MAIN_DEVSTAT_BKUP_BOOTMODE_SHIFT;
 298
 299         switch (bkup_boot) {
 300         case BACKUP_BOOT_DEVICE_USB:
 301                 return BOOT_DEVICE_USB;
 302         case BACKUP_BOOT_DEVICE_UART:
 303                 return BOOT_DEVICE_UART;
 304         case BACKUP_BOOT_DEVICE_ETHERNET:
 305                 return BOOT_DEVICE_ETHERNET;
 306         case BACKUP_BOOT_DEVICE_MMC2:
 307         {
 308                 u32 port = (devstat & CTRLMMR_MAIN_DEVSTAT_BKUP_MMC_PORT_MASK) >>
 309                             CTRLMMR_MAIN_DEVSTAT_BKUP_MMC_PORT_SHIFT;
 310                 if (port == 0x0)
 311                         return BOOT_DEVICE_MMC1;
 312                 return BOOT_DEVICE_MMC2;
 313         }
 314         case BACKUP_BOOT_DEVICE_SPI:
 315                 return BOOT_DEVICE_SPI;
 316         case BACKUP_BOOT_DEVICE_HYPERFLASH:
 317                 return BOOT_DEVICE_HYPERFLASH;
 318         case BACKUP_BOOT_DEVICE_I2C:
 319                 return BOOT_DEVICE_I2C;
 320         };
 321
 322         return BOOT_DEVICE_RAM;
 323 }
 324
 325 static u32 __get_primary_bootmedia(u32 devstat)
 326 {
 327         u32 bootmode = (devstat & CTRLMMR_MAIN_DEVSTAT_BOOTMODE_MASK) >>
 328                         CTRLMMR_MAIN_DEVSTAT_BOOTMODE_SHIFT;
 329
 330         if (bootmode == BOOT_DEVICE_OSPI || bootmode == BOOT_DEVICE_QSPI)
 331                 bootmode = BOOT_DEVICE_SPI;
 332
 333         if (bootmode == BOOT_DEVICE_MMC2) {
 334                 u32 port = (devstat & CTRLMMR_MAIN_DEVSTAT_MMC_PORT_MASK) >>
 335                             CTRLMMR_MAIN_DEVSTAT_MMC_PORT_SHIFT;
 336                 if (port == 0x0)
 337                         bootmode = BOOT_DEVICE_MMC1;
 338         } else if (bootmode == BOOT_DEVICE_MMC1) {
 339                 u32 port = (devstat & CTRLMMR_MAIN_DEVSTAT_EMMC_PORT_MASK) >>
 340                             CTRLMMR_MAIN_DEVSTAT_EMMC_PORT_SHIFT;
 341                 if (port == 0x1)
 342                         bootmode = BOOT_DEVICE_MMC2;
 343         } else if (bootmode == BOOT_DEVICE_DFU) {
 344                 u32 mode = (devstat & CTRLMMR_MAIN_DEVSTAT_USB_MODE_MASK) >>
 345                             CTRLMMR_MAIN_DEVSTAT_USB_MODE_SHIFT;
 346                 if (mode == 0x2)
 347                         bootmode = BOOT_DEVICE_USB;
 348         }
 349
 350         return bootmode;
 351 }
 352
 353 u32 spl_boot_device(void)
 354 {
 355         u32 devstat = readl(CTRLMMR_MAIN_DEVSTAT);
 356
 357         if (bootindex == K3_PRIMARY_BOOTMODE)
 358                 return __get_primary_bootmedia(devstat);
 359         else
 360                 return __get_backup_bootmedia(devstat);
 361 }
 362 #endif
 363
 364 #ifdef CONFIG_SYS_K3_SPL_ATF
 365
 366 #define AM6_DEV_MCU_RTI0                        134
 367 #define AM6_DEV_MCU_RTI1                        135
 368 #define AM6_DEV_MCU_ARMSS0_CPU0                 159
 369 #define AM6_DEV_MCU_ARMSS0_CPU1                 245
 370
 371 void release_resources_for_core_shutdown(void)
 372 {
 373         struct ti_sci_handle *ti_sci = get_ti_sci_handle();
 374         struct ti_sci_dev_ops *dev_ops = &ti_sci->ops.dev_ops;
 375         struct ti_sci_proc_ops *proc_ops = &ti_sci->ops.proc_ops;
 376         int ret;
 377         u32 i;
 378
 379         const u32 put_device_ids[] = {
 380                 AM6_DEV_MCU_RTI0,
 381                 AM6_DEV_MCU_RTI1,
 382         };
 383
 384         /* Iterate through list of devices to put (shutdown) */
 385         for (i = 0; i < ARRAY_SIZE(put_device_ids); i++) {
 386                 u32 id = put_device_ids[i];
 387
 388                 ret = dev_ops->put_device(ti_sci, id);
 389                 if (ret)
 390                         panic("Failed to put device %u (%d)\n", id, ret);
 391         }
 392
 393         const u32 put_core_ids[] = {
 394                 AM6_DEV_MCU_ARMSS0_CPU1,
 395                 AM6_DEV_MCU_ARMSS0_CPU0,        /* Handle CPU0 after CPU1 */
 396         };
 397
 398         /* Iterate through list of cores to put (shutdown) */
 399         for (i = 0; i < ARRAY_SIZE(put_core_ids); i++) {
 400                 u32 id = put_core_ids[i];
 401
 402                 /*
 403                  * Queue up the core shutdown request. Note that this call
 404                  * needs to be followed up by an actual invocation of an WFE
 405                  * or WFI CPU instruction.
 406                  */
 407                 ret = proc_ops->proc_shutdown_no_wait(ti_sci, id);
 408                 if (ret)
 409                         panic("Failed sending core %u shutdown message (%d)\n",
 410                               id, ret);
 411         }
 412 }
 413 #endif