arch/arm/cpu/armv7/start.S

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * armboot - Startup Code for OMAP3530/ARM Cortex CPU-core
   4  *
   5  * Copyright (c) 2004   Texas Instruments <r-woodruff2@ti.com>
   6  *
   7  * Copyright (c) 2001   Marius Gröger <mag@sysgo.de>
   8  * Copyright (c) 2002   Alex Züpke <azu@sysgo.de>
   9  * Copyright (c) 2002   Gary Jennejohn <garyj@denx.de>
  10  * Copyright (c) 2003   Richard Woodruff <r-woodruff2@ti.com>
  11  * Copyright (c) 2003   Kshitij <kshitij@ti.com>
  12  * Copyright (c) 2006-2008 Syed Mohammed Khasim <x0khasim@ti.com>
  13  */
  14
  15 #include <asm-offsets.h>
  16 #include <config.h>
  17 #include <asm/system.h>
  18 #include <linux/linkage.h>
  19 #include <asm/armv7.h>
  20
  21 /*************************************************************************
  22  *
  23  * Startup Code (reset vector)
  24  *
  25  * Do important init only if we don't start from memory!
  26  * Setup memory and board specific bits prior to relocation.
  27  * Relocate armboot to ram. Setup stack.
  28  *
  29  *************************************************************************/
  30
  31         .globl  reset
  32         .globl  save_boot_params_ret
  33         .type   save_boot_params_ret,%function
  34 #ifdef CONFIG_ARMV7_LPAE
  35         .global switch_to_hypervisor_ret
  36 #endif
  37
  38 reset:
  39         /* Allow the board to save important registers */
  40         b       save_boot_params
  41 save_boot_params_ret:
  42 #ifdef CONFIG_POSITION_INDEPENDENT
  43         /*
  44          * Fix .rela.dyn relocations. This allows U-Boot to loaded to and
  45          * executed at a different address than it was linked at.
  46          */
  47 pie_fixup:
  48         adr     r0, reset       /* r0 <- Runtime value of reset label */
  49         ldr     r1, =reset      /* r1 <- Linked value of reset label */
  50         subs    r4, r0, r1      /* r4 <- Runtime-vs-link offset */
  51         beq     pie_fixup_done
  52
  53         adr     r0, pie_fixup
  54         ldr     r1, _rel_dyn_start_ofs
  55         add     r2, r0, r1      /* r2 <- Runtime &__rel_dyn_start */
  56         ldr     r1, _rel_dyn_end_ofs
  57         add     r3, r0, r1      /* r3 <- Runtime &__rel_dyn_end */
  58
  59 pie_fix_loop:
  60         ldr     r0, [r2]        /* r0 <- Link location */
  61         ldr     r1, [r2, #4]    /* r1 <- fixup */
  62         cmp     r1, #23         /* relative fixup? */
  63         bne     pie_skip_reloc
  64
  65         /* relative fix: increase location by offset */
  66         add     r0, r4
  67         ldr     r1, [r0]
  68         add     r1, r4
  69         str     r1, [r0]
  70         str     r0, [r2]
  71         add     r2, #8
  72 pie_skip_reloc:
  73         cmp     r2, r3
  74         blo     pie_fix_loop
  75 pie_fixup_done:
  76 #endif
  77
  78 #ifdef CONFIG_ARMV7_LPAE
  79 /*
  80  * check for Hypervisor support
  81  */
  82         mrc     p15, 0, r0, c0, c1, 1           @ read ID_PFR1
  83         and     r0, r0, #CPUID_ARM_VIRT_MASK    @ mask virtualization bits
  84         cmp     r0, #(1 << CPUID_ARM_VIRT_SHIFT)
  85         beq     switch_to_hypervisor
  86 switch_to_hypervisor_ret:
  87 #endif
  88         /*
  89          * disable interrupts (FIQ and IRQ), also set the cpu to SVC32 mode,
  90          * except if in HYP mode already
  91          */
  92         mrs     r0, cpsr
  93         and     r1, r0, #0x1f           @ mask mode bits
  94         teq     r1, #0x1a               @ test for HYP mode
  95         bicne   r0, r0, #0x1f           @ clear all mode bits
  96         orrne   r0, r0, #0x13           @ set SVC mode
  97         orr     r0, r0, #0xc0           @ disable FIQ and IRQ
  98         msr     cpsr,r0
  99
 100 #if !CONFIG_IS_ENABLED(SYS_NO_VECTOR_TABLE)
 101 /*
 102  * Setup vector:
 103  */
 104         /* Set V=0 in CP15 SCTLR register - for VBAR to point to vector */
 105         mrc     p15, 0, r0, c1, c0, 0   @ Read CP15 SCTLR Register
 106         bic     r0, #CR_V               @ V = 0
 107         mcr     p15, 0, r0, c1, c0, 0   @ Write CP15 SCTLR Register
 108
 109 #ifdef CONFIG_HAS_VBAR
 110         /* Set vector address in CP15 VBAR register */
 111         ldr     r0, =_start
 112         mcr     p15, 0, r0, c12, c0, 0  @Set VBAR
 113 #endif
 114 #endif
 115
 116         /* the mask ROM code should have PLL and others stable */
 117 #if !CONFIG_IS_ENABLED(SKIP_LOWLEVEL_INIT)
 118 #ifdef CONFIG_CPU_V7A
 119         bl      cpu_init_cp15
 120 #endif
 121 #if !CONFIG_IS_ENABLED(SKIP_LOWLEVEL_INIT_ONLY)
 122         bl      cpu_init_crit
 123 #endif
 124 #endif
 125
 126         bl      _main
 127
 128 /*------------------------------------------------------------------------------*/
 129
 130 ENTRY(c_runtime_cpu_setup)
 131 /*
 132  * If I-cache is enabled invalidate it
 133  */
 134 #if !CONFIG_IS_ENABLED(SYS_ICACHE_OFF)
 135         mcr     p15, 0, r0, c7, c5, 0   @ invalidate icache
 136         mcr     p15, 0, r0, c7, c10, 4  @ DSB
 137         mcr     p15, 0, r0, c7, c5, 4   @ ISB
 138 #endif
 139
 140         bx      lr
 141
 142 ENDPROC(c_runtime_cpu_setup)
 143
 144 /*************************************************************************
 145  *
 146  * void save_boot_params(u32 r0, u32 r1, u32 r2, u32 r3)
 147  *      __attribute__((weak));
 148  *
 149  * Stack pointer is not yet initialized at this moment
 150  * Don't save anything to stack even if compiled with -O0
 151  *
 152  *************************************************************************/
 153 ENTRY(save_boot_params)
 154         b       save_boot_params_ret            @ back to my caller
 155 ENDPROC(save_boot_params)
 156         .weak   save_boot_params
 157
 158 #ifdef CONFIG_ARMV7_LPAE
 159 ENTRY(switch_to_hypervisor)
 160         b       switch_to_hypervisor_ret
 161 ENDPROC(switch_to_hypervisor)
 162         .weak   switch_to_hypervisor
 163 #endif
 164
 165 /*************************************************************************
 166  *
 167  * cpu_init_cp15
 168  *
 169  * Setup CP15 registers (cache, MMU, TLBs). The I-cache is turned on unless
 170  * CONFIG_SYS_ICACHE_OFF is defined.
 171  *
 172  *************************************************************************/
 173 ENTRY(cpu_init_cp15)
 174
 175 #if CONFIG_IS_ENABLED(ARMV7_SET_CORTEX_SMPEN)
 176         /*
 177          * The Arm Cortex-A7 TRM says this bit must be enabled before
 178          * "any cache or TLB maintenance operations are performed".
 179          */
 180         mrc     p15, 0, r0, c1, c0, 1   @ read auxilary control register
 181         orr     r0, r0, #1 << 6         @ set SMP bit to enable coherency
 182         mcr     p15, 0, r0, c1, c0, 1   @ write auxilary control register
 183 #endif
 184
 185         /*
 186          * Invalidate L1 I/D
 187          */
 188         mov     r0, #0                  @ set up for MCR
 189         mcr     p15, 0, r0, c8, c7, 0   @ invalidate TLBs
 190         mcr     p15, 0, r0, c7, c5, 0   @ invalidate icache
 191         mcr     p15, 0, r0, c7, c5, 6   @ invalidate BP array
 192         mcr     p15, 0, r0, c7, c10, 4  @ DSB
 193         mcr     p15, 0, r0, c7, c5, 4   @ ISB
 194
 195         /*
 196          * disable MMU stuff and caches
 197          */
 198         mrc     p15, 0, r0, c1, c0, 0
 199         bic     r0, r0, #0x00002000     @ clear bits 13 (--V-)
 200         bic     r0, r0, #0x00000007     @ clear bits 2:0 (-CAM)
 201         orr     r0, r0, #0x00000002     @ set bit 1 (--A-) Align
 202         orr     r0, r0, #0x00000800     @ set bit 11 (Z---) BTB
 203 #if CONFIG_IS_ENABLED(SYS_ICACHE_OFF)
 204         bic     r0, r0, #0x00001000     @ clear bit 12 (I) I-cache
 205 #else
 206         orr     r0, r0, #0x00001000     @ set bit 12 (I) I-cache
 207 #endif
 208         mcr     p15, 0, r0, c1, c0, 0
 209
 210 #ifdef CONFIG_ARM_ERRATA_716044
 211         mrc     p15, 0, r0, c1, c0, 0   @ read system control register
 212         orr     r0, r0, #1 << 11        @ set bit #11
 213         mcr     p15, 0, r0, c1, c0, 0   @ write system control register
 214 #endif
 215
 216 #if (defined(CONFIG_ARM_ERRATA_742230) || defined(CONFIG_ARM_ERRATA_794072))
 217         mrc     p15, 0, r0, c15, c0, 1  @ read diagnostic register
 218         orr     r0, r0, #1 << 4         @ set bit #4
 219         mcr     p15, 0, r0, c15, c0, 1  @ write diagnostic register
 220 #endif
 221
 222 #ifdef CONFIG_ARM_ERRATA_743622
 223         mrc     p15, 0, r0, c15, c0, 1  @ read diagnostic register
 224         orr     r0, r0, #1 << 6         @ set bit #6
 225         mcr     p15, 0, r0, c15, c0, 1  @ write diagnostic register
 226 #endif
 227
 228 #ifdef CONFIG_ARM_ERRATA_751472
 229         mrc     p15, 0, r0, c15, c0, 1  @ read diagnostic register
 230         orr     r0, r0, #1 << 11        @ set bit #11
 231         mcr     p15, 0, r0, c15, c0, 1  @ write diagnostic register
 232 #endif
 233 #ifdef CONFIG_ARM_ERRATA_761320
 234         mrc     p15, 0, r0, c15, c0, 1  @ read diagnostic register
 235         orr     r0, r0, #1 << 21        @ set bit #21
 236         mcr     p15, 0, r0, c15, c0, 1  @ write diagnostic register
 237 #endif
 238
 239 #ifdef CONFIG_ARM_ERRATA_845369
 240         mrc     p15, 0, r0, c15, c0, 1  @ read diagnostic register
 241         orr     r0, r0, #1 << 22        @ set bit #22
 242         mcr     p15, 0, r0, c15, c0, 1  @ write diagnostic register
 243 #endif
 244
 245         mov     r5, lr                  @ Store my Caller
 246         mrc     p15, 0, r1, c0, c0, 0   @ r1 has Read Main ID Register (MIDR)
 247         mov     r3, r1, lsr #20         @ get variant field
 248         and     r3, r3, #0xf            @ r3 has CPU variant
 249         and     r4, r1, #0xf            @ r4 has CPU revision
 250         mov     r2, r3, lsl #4          @ shift variant field for combined value
 251         orr     r2, r4, r2              @ r2 has combined CPU variant + revision
 252
 253 /* Early stack for ERRATA that needs into call C code */
 254 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_STACK)
 255         ldr     r0, =(CONFIG_SPL_STACK)
 256 #else
 257         ldr     r0, =(CONFIG_SYS_INIT_SP_ADDR)
 258 #endif
 259         bic     r0, r0, #7      /* 8-byte alignment for ABI compliance */
 260         mov     sp, r0
 261
 262 #ifdef CONFIG_ARM_ERRATA_798870
 263         cmp     r2, #0x30               @ Applies to lower than R3p0
 264         bge     skip_errata_798870      @ skip if not affected rev
 265         cmp     r2, #0x20               @ Applies to including and above R2p0
 266         blt     skip_errata_798870      @ skip if not affected rev
 267
 268         mrc     p15, 1, r0, c15, c0, 0  @ read l2 aux ctrl reg
 269         orr     r0, r0, #1 << 7         @ Enable hazard-detect timeout
 270         push    {r1-r5}                 @ Save the cpu info registers
 271         bl      v7_arch_cp15_set_l2aux_ctrl
 272         isb                             @ Recommended ISB after l2actlr update
 273         pop     {r1-r5}                 @ Restore the cpu info - fall through
 274 skip_errata_798870:
 275 #endif
 276
 277 #ifdef CONFIG_ARM_ERRATA_801819
 278         cmp     r2, #0x24               @ Applies to lt including R2p4
 279         bgt     skip_errata_801819      @ skip if not affected rev
 280         cmp     r2, #0x20               @ Applies to including and above R2p0
 281         blt     skip_errata_801819      @ skip if not affected rev
 282         mrc     p15, 0, r0, c0, c0, 6   @ pick up REVIDR reg
 283         and     r0, r0, #1 << 3         @ check REVIDR[3]
 284         cmp     r0, #1 << 3
 285         beq     skip_errata_801819      @ skip erratum if REVIDR[3] is set
 286
 287         mrc     p15, 0, r0, c1, c0, 1   @ read auxilary control register
 288         orr     r0, r0, #3 << 27        @ Disables streaming. All write-allocate
 289                                         @ lines allocate in the L1 or L2 cache.
 290         orr     r0, r0, #3 << 25        @ Disables streaming. All write-allocate
 291                                         @ lines allocate in the L1 cache.
 292         push    {r1-r5}                 @ Save the cpu info registers
 293         bl      v7_arch_cp15_set_acr
 294         pop     {r1-r5}                 @ Restore the cpu info - fall through
 295 skip_errata_801819:
 296 #endif
 297
 298 #ifdef CONFIG_ARM_CORTEX_A15_CVE_2017_5715
 299         mrc     p15, 0, r0, c1, c0, 1   @ read auxilary control register
 300         orr     r0, r0, #1 << 0         @ Enable invalidates of BTB
 301         push    {r1-r5}                 @ Save the cpu info registers
 302         bl      v7_arch_cp15_set_acr
 303         pop     {r1-r5}                 @ Restore the cpu info - fall through
 304 #endif
 305
 306 #ifdef CONFIG_ARM_ERRATA_454179
 307         mrc     p15, 0, r0, c1, c0, 1   @ Read ACR
 308
 309         cmp     r2, #0x21               @ Only on < r2p1
 310         orrlt   r0, r0, #(0x3 << 6)     @ Set DBSM(BIT7) and IBE(BIT6) bits
 311
 312         push    {r1-r5}                 @ Save the cpu info registers
 313         bl      v7_arch_cp15_set_acr
 314         pop     {r1-r5}                 @ Restore the cpu info - fall through
 315 #endif
 316
 317 #if defined(CONFIG_ARM_ERRATA_430973) || defined (CONFIG_ARM_CORTEX_A8_CVE_2017_5715)
 318         mrc     p15, 0, r0, c1, c0, 1   @ Read ACR
 319
 320 #ifdef CONFIG_ARM_CORTEX_A8_CVE_2017_5715
 321         orr     r0, r0, #(0x1 << 6)     @ Set IBE bit always to enable OS WA
 322 #else
 323         cmp     r2, #0x21               @ Only on < r2p1
 324         orrlt   r0, r0, #(0x1 << 6)     @ Set IBE bit
 325 #endif
 326         push    {r1-r5}                 @ Save the cpu info registers
 327         bl      v7_arch_cp15_set_acr
 328         pop     {r1-r5}                 @ Restore the cpu info - fall through
 329 #endif
 330
 331 #ifdef CONFIG_ARM_ERRATA_621766
 332         mrc     p15, 0, r0, c1, c0, 1   @ Read ACR
 333
 334         cmp     r2, #0x21               @ Only on < r2p1
 335         orrlt   r0, r0, #(0x1 << 5)     @ Set L1NEON bit
 336
 337         push    {r1-r5}                 @ Save the cpu info registers
 338         bl      v7_arch_cp15_set_acr
 339         pop     {r1-r5}                 @ Restore the cpu info - fall through
 340 #endif
 341
 342 #ifdef CONFIG_ARM_ERRATA_725233
 343         mrc     p15, 1, r0, c9, c0, 2   @ Read L2ACR
 344
 345         cmp     r2, #0x21               @ Only on < r2p1 (Cortex A8)
 346         orrlt   r0, r0, #(0x1 << 27)    @ L2 PLD data forwarding disable
 347
 348         push    {r1-r5}                 @ Save the cpu info registers
 349         bl      v7_arch_cp15_set_l2aux_ctrl
 350         pop     {r1-r5}                 @ Restore the cpu info - fall through
 351 #endif
 352
 353 #ifdef CONFIG_ARM_ERRATA_852421
 354         mrc     p15, 0, r0, c15, c0, 1  @ read diagnostic register
 355         orr     r0, r0, #1 << 24        @ set bit #24
 356         mcr     p15, 0, r0, c15, c0, 1  @ write diagnostic register
 357 #endif
 358
 359 #ifdef CONFIG_ARM_ERRATA_852423
 360         mrc     p15, 0, r0, c15, c0, 1  @ read diagnostic register
 361         orr     r0, r0, #1 << 12        @ set bit #12
 362         mcr     p15, 0, r0, c15, c0, 1  @ write diagnostic register
 363 #endif
 364
 365         mov     pc, r5                  @ back to my caller
 366 ENDPROC(cpu_init_cp15)
 367
 368 #if !CONFIG_IS_ENABLED(SKIP_LOWLEVEL_INIT) && \
 369         !CONFIG_IS_ENABLED(SKIP_LOWLEVEL_INIT_ONLY)
 370 /*************************************************************************
 371  *
 372  * CPU_init_critical registers
 373  *
 374  * setup important registers
 375  * setup memory timing
 376  *
 377  *************************************************************************/
 378 ENTRY(cpu_init_crit)
 379         /*
 380          * Jump to board specific initialization...
 381          * The Mask ROM will have already initialized
 382          * basic memory. Go here to bump up clock rate and handle
 383          * wake up conditions.
 384          */
 385         b       lowlevel_init           @ go setup pll,mux,memory
 386 ENDPROC(cpu_init_crit)
 387 #endif
 388
 389 #if CONFIG_POSITION_INDEPENDENT
 390 _rel_dyn_start_ofs:
 391         .word   __rel_dyn_start - pie_fixup
 392 _rel_dyn_end_ofs:
 393         .word   __rel_dyn_end - pie_fixup
 394 #endif