arch/arm/include/asm/arch-sc9630/umctl2_reg_fpga.h

   1 /******************************************************************************\r
   2  ** File Name:      umctl2_reg.h                                              *\r
   3  ** Author:         changde                                                   *\r
   4  ** DATE:           01/06/2013                                                *\r
   5  ** Copyright:      2010 Spreatrum, Incoporated. All Rights Reserved.         *\r
   6  ** Description:    Refer to uMCTL2 databook for detail                       *\r
   7  ******************************************************************************\r
   8 \r
   9  ******************************************************************************\r
  10  **                        Edit History                                       *\r
  11  ** ------------------------------------------------------------------------- *\r
  12  ** DATE           NAME             DESCRIPTION                               *\r
  13  ** 01/06/2013     changde.li       Create.                                   *\r
  14  ******************************************************************************/\r
  15 \r
  16 #ifndef _UMCTL2_REG_H_\r
  17 #define _UMCTL2_REG_H_\r
  18 /*----------------------------------------------------------------------------*\r
  19  **                         Dependencies                                      *\r
  20  **------------------------------------------------------------------------- */\r
  21 #include "sci_types.h"\r
  22 #include "sc_reg.h"\r
  23 /**---------------------------------------------------------------------------*\r
  24  **                             Compiler Flag                                 *\r
  25  **--------------------------------------------------------------------------*/\r
  26 #ifdef   __cplusplus\r
  27 extern   "C"\r
  28 {\r
  29 #endif\r
  30 \r
  31 /**---------------------------------------------------------------------------*\r
  32  **                         Debugging Flag                                    *\r
  33  **---------------------------------------------------------------------------*/\r
  34 /**---------------------------------------------------------------------------*\r
  35 **                               Micro Define                                **\r
  36 **---------------------------------------------------------------------------*/\r
  37 #define UMCTL_REG_BASE (0x30000000)\r
  38 #define PUBL_REG_BASE  (0x30010000)\r
  39 \r
  40 #define UMCTL2_REG_(x) (UMCTL_REG_BASE+(x))\r
  41 \r
  42 /*\r
  43  *uMCTL2 DDRC registers\r
  44 */\r
  45 #define UMCTL_MSTR       UMCTL2_REG_(0x0000) /*master*/\r
  46 #define UMCTL_STAT       UMCTL2_REG_(0x0004) /*oeration mode status*/\r
  47 #define UMCTL_MRCTRL0    UMCTL2_REG_(0x0010)/*mode register read/werite control*/ \r
  48 #define UMCTL_MRCTRL1    UMCTL2_REG_(0x0014) \r
  49 #define UMCTL_MRSTAT     UMCTL2_REG_(0x0018)/*mode register read/weite status*/ \r
  50 \r
  51 #define UMCTL_DERATEEN   UMCTL2_REG_(0x0020)/*temperature derate enable*/\r
  52 #define UMCTL_DERATEINT  UMCTL2_REG_(0x0024)/*temperature derate interval*/\r
  53 #define UMCTL_PWRCTL     UMCTL2_REG_(0x0030)/*low power control*/\r
  54 #define UMCTL_PWRTMG     UMCTL2_REG_(0x0034)/*low power timing*/\r
  55 #define UMCTL_HWLPCTL    UMCTL2_REG_(0x0038)/*low power timing*/\r
  56 \r
  57 \r
  58 #define UMCTL_RFSHCTL0   UMCTL2_REG_(0x0050)/*refresh control0*/\r
  59 #define UMCTL_RFSHCTL1   UMCTL2_REG_(0x0054)\r
  60 #define UMCTL_RFSHCTL2   UMCTL2_REG_(0x0058)\r
  61 #define UMCTL_RFSHCTL3   UMCTL2_REG_(0x0060)\r
  62 #define UMCTL_RFSHTMG    UMCTL2_REG_(0x0064)/*refresh Timing*/\r
  63 #define UMCTL_ECCCFG0    UMCTL2_REG_(0x0070)/*ecc configuration*/\r
  64 #define UMCTL_ECCCFG1    UMCTL2_REG_(0x0074)\r
  65 #define UMCTL_ECCSTAT    UMCTL2_REG_(0x0078)/*ecc status*/\r
  66 #define UMCTL_ECCCLR     UMCTL2_REG_(0x007C)/*ecc clear*/\r
  67 #define UMCTL_ECCERRCNT  UMCTL2_REG_(0x0080)/*ecc error counter*/\r
  68 \r
  69 #define UMCTL_ECCADDR0   UMCTL2_REG_(0x0084)/*ecc corrected error address reg0*/\r
  70 #define UMCTL_ECCADDR1   UMCTL2_REG_(0x0088)\r
  71 #define UMCTL_ECCSYN0    UMCTL2_REG_(0x008C)/*ecc corected syndrome reg0*/\r
  72 #define UMCTL_ECCSYN1    UMCTL2_REG_(0x0090)\r
  73 #define UMCTL_ECCSYN2    UMCTL2_REG_(0x0094)\r
  74 #define UMCTL_ECCBITMASK0    UMCTL2_REG_(0x0098)\r
  75 #define UMCTL_ECCBITMASK1    UMCTL2_REG_(0x009C)\r
  76 #define UMCTL_ECCBITMASK2    UMCTL2_REG_(0x00A0)\r
  77 #define UMCTL_ECCUADDR0      UMCTL2_REG_(0x00A4)/*ecc uncorrected error address reg0*/\r
  78 #define UMCTL_ECCUADDR1      UMCTL2_REG_(0x00A8)\r
  79 #define UMCTL_ECCUSYN0       UMCTL2_REG_(0x00AC)/*ecc UNcorected syndrome reg0*/\r
  80 #define UMCTL_ECCUSYN1       UMCTL2_REG_(0x00B0)\r
  81 #define UMCTL_ECCUSYN2       UMCTL2_REG_(0x00B4)\r
  82 #define UMCTL_ECCPOISONADDR0 UMCTL2_REG_(0x00B8)/*ecc data poisoning address reg0*/\r
  83 #define UMCTL_ECCPOISONADDR1 UMCTL2_REG_(0x00BC)\r
  84 \r
  85 \r
  86 #define UMCTL_PARCTL     UMCTL2_REG_(0x00C0)/*parity control register*/\r
  87 #define UMCTL_PARSTAT    UMCTL2_REG_(0x00C4)/*parity status register*/\r
  88 \r
  89 #define UMCTL_INIT0      UMCTL2_REG_(0x00D0)/*SDRAM initialization register0*/\r
  90 #define UMCTL_INIT1      UMCTL2_REG_(0x00D4)\r
  91 #define UMCTL_INIT2      UMCTL2_REG_(0x00D8)\r
  92 #define UMCTL_INIT3      UMCTL2_REG_(0x00DC)\r
  93 #define UMCTL_INIT4      UMCTL2_REG_(0x00E0)\r
  94 #define UMCTL_INIT5      UMCTL2_REG_(0x00E4)\r
  95 \r
  96 \r
  97 #define UMCTL_DIMMCTL    UMCTL2_REG_(0x00F0)/*DIMM control register*/\r
  98 #define UMCTL_RANKCTL    UMCTL2_REG_(0x00F4)\r
  99 \r
 100 #define UMCTL_DRAMTMG0   UMCTL2_REG_(0x0100)/*SDRAM timing register0*/\r
 101 #define UMCTL_DRAMTMG1   UMCTL2_REG_(0x0104)\r
 102 #define UMCTL_DRAMTMG2   UMCTL2_REG_(0x0108)\r
 103 #define UMCTL_DRAMTMG3   UMCTL2_REG_(0x010C)\r
 104 #define UMCTL_DRAMTMG4   UMCTL2_REG_(0x0110)\r
 105 #define UMCTL_DRAMTMG5   UMCTL2_REG_(0x0114)\r
 106 #define UMCTL_DRAMTMG6   UMCTL2_REG_(0x0118)\r
 107 #define UMCTL_DRAMTMG7   UMCTL2_REG_(0x011C)\r
 108 #define UMCTL_DRAMTMG8   UMCTL2_REG_(0x0120)\r
 109 \r
 110 #define UMCTL_ZQCTL0     UMCTL2_REG_(0x0180)/*ZQ control register0*/\r
 111 #define UMCTL_ZQCTL1     UMCTL2_REG_(0x0184)\r
 112 #define UMCTL_ZQCTL2     UMCTL2_REG_(0x0188)\r
 113 #define UMCTL_ZQSTAT     UMCTL2_REG_(0x018C)\r
 114 \r
 115 \r
 116 #define UMCTL_DFITMG0    UMCTL2_REG_(0x0190)/*DFI timing register0*/\r
 117 #define UMCTL_DFITMG1    UMCTL2_REG_(0x0194)\r
 118 \r
 119 #define UMCTL_DFILPCFG0  UMCTL2_REG_(0x0198)/*DFI low power configuration*/\r
 120 #define UMCTL_DFIUPD0    UMCTL2_REG_(0x01A0)/*DFI update register0*/\r
 121 #define UMCTL_DFIUPD1    UMCTL2_REG_(0x01A4)\r
 122 #define UMCTL_DFIUPD2    UMCTL2_REG_(0x01A8)\r
 123 #define UMCTL_DFIUPD3    UMCTL2_REG_(0x01AC)\r
 124 \r
 125 #define UMCTL_DFIMISC    UMCTL2_REG_(0x01B0)\r
 126 \r
 127 #define UMCTL_TRAINCTL0  UMCTL2_REG_(0x01D0)/*PHY eval training control reg0*/\r
 128 #define UMCTL_TRAINCTL1  UMCTL2_REG_(0x01D4)\r
 129 #define UMCTL_TRAINCTL2  UMCTL2_REG_(0x01D8)\r
 130 #define UMCTL_TRAINSTAT  UMCTL2_REG_(0x01DC)\r
 131 \r
 132 #define UMCTL_ADDRMAP0   UMCTL2_REG_(0x0200)/*address map register0*/\r
 133 #define UMCTL_ADDRMAP1   UMCTL2_REG_(0x0204)\r
 134 #define UMCTL_ADDRMAP2   UMCTL2_REG_(0x0208)\r
 135 #define UMCTL_ADDRMAP3   UMCTL2_REG_(0x020C)\r
 136 #define UMCTL_ADDRMAP4   UMCTL2_REG_(0x0210)\r
 137 #define UMCTL_ADDRMAP5   UMCTL2_REG_(0x0214)\r
 138 #define UMCTL_ADDRMAP6   UMCTL2_REG_(0x0218)\r
 139 \r
 140 #define UMCTL_ODTCFG     UMCTL2_REG_(0x0240)/*ODT configuration register*/\r
 141 #define UMCTL_ODTMAP     UMCTL2_REG_(0x0244)\r
 142 \r
 143 #define UMCTL_SCHED      UMCTL2_REG_(0x0250)/*scheduler control register*/\r
 144 #define UMCTL_PERFHPR0   UMCTL2_REG_(0x0258)/*high priority read CAM reg0*/\r
 145 #define UMCTL_PERFHPR1   UMCTL2_REG_(0x025C)\r
 146 #define UMCTL_PERFLPR0   UMCTL2_REG_(0x0260)\r
 147 #define UMCTL_PERFLPR1   UMCTL2_REG_(0x0264)\r
 148 \r
 149 #define UMCTL_PERFWR0    UMCTL2_REG_(0x0268)/*write CAM reg0*/\r
 150 #define UMCTL_PERFWR1    UMCTL2_REG_(0x026C)\r
 151 #define UMCTL_DBG0       UMCTL2_REG_(0x0300)/*debug register0*/\r
 152 #define UMCTL_DBG1       UMCTL2_REG_(0x0304)\r
 153 #define UMCTL_DBGCAM     UMCTL2_REG_(0x0308)/*cam debug register*/\r
 154 \r
 155 \r
 156 /*\r
 157  *uMCTL2 Multi-Port registers\r
 158 */\r
 159 #define UMCTL_PCCFG      UMCTL2_REG_(0x0400)/*port common configuration*/\r
 160 \r
 161 #define UMCTL_PCFGR_0    UMCTL2_REG_(0x0404+(0x00)*0xB0)/*Port n configuration read reg*/\r
 162 #define UMCTL_PCFGR_1    UMCTL2_REG_(0x0404+(0x01)*0xB0)\r
 163 #define UMCTL_PCFGR_2    UMCTL2_REG_(0x0404+(0x02)*0xB0)\r
 164 #define UMCTL_PCFGR_3    UMCTL2_REG_(0x0404+(0x03)*0xB0)\r
 165 #define UMCTL_PCFGR_4    UMCTL2_REG_(0x0404+(0x04)*0xB0)\r
 166 #define UMCTL_PCFGR_5    UMCTL2_REG_(0x0404+(0x05)*0xB0)\r
 167 #define UMCTL_PCFGR_6    UMCTL2_REG_(0x0404+(0x06)*0xB0)\r
 168 #define UMCTL_PCFGR_7    UMCTL2_REG_(0x0404+(0x07)*0xB0)\r
 169 #define UMCTL_PCFGR_8    UMCTL2_REG_(0x0404+(0x08)*0xB0)\r
 170 #define UMCTL_PCFGR_9    UMCTL2_REG_(0x0404+(0x09)*0xB0)\r
 171 #define UMCTL_PCFGR_10   UMCTL2_REG_(0x0404+(0x0A)*0xB0)\r
 172 #define UMCTL_PCFGR_11   UMCTL2_REG_(0x0404+(0x0B)*0xB0)\r
 173 #define UMCTL_PCFGR_12   UMCTL2_REG_(0x0404+(0x0C)*0xB0)\r
 174 #define UMCTL_PCFGR_13   UMCTL2_REG_(0x0404+(0x0D)*0xB0)\r
 175 #define UMCTL_PCFGR_14   UMCTL2_REG_(0x0404+(0x0E)*0xB0)\r
 176 #define UMCTL_PCFGR_15   UMCTL2_REG_(0x0404+(0x0F)*0xB0)\r
 177 \r
 178 \r
 179 #define UMCTL_PCFGW(_x_) UMCTL2_REG_(0x0408+(_x_)*0xB0)\r
 180 \r
 181 \r
 182 #define UMCTL_PCFGW_0    UMCTL2_REG_(0x0408+(0x00)*0xB0)/*Port n configuration write reg*/\r
 183 #define UMCTL_PCFGW_1    UMCTL2_REG_(0x0408+(0x01)*0xB0)\r
 184 #define UMCTL_PCFGW_2    UMCTL2_REG_(0x0408+(0x02)*0xB0)\r
 185 #define UMCTL_PCFGW_3    UMCTL2_REG_(0x0408+(0x03)*0xB0)\r
 186 #define UMCTL_PCFGW_4    UMCTL2_REG_(0x0408+(0x04)*0xB0)\r
 187 #define UMCTL_PCFGW_5    UMCTL2_REG_(0x0408+(0x05)*0xB0)\r
 188 #define UMCTL_PCFGW_6    UMCTL2_REG_(0x0408+(0x06)*0xB0)\r
 189 #define UMCTL_PCFGW_7    UMCTL2_REG_(0x0408+(0x07)*0xB0)\r
 190 #define UMCTL_PCFGW_8    UMCTL2_REG_(0x0408+(0x08)*0xB0)\r
 191 #define UMCTL_PCFGW_9    UMCTL2_REG_(0x0408+(0x09)*0xB0)\r
 192 #define UMCTL_PCFGW_10   UMCTL2_REG_(0x0408+(0x0A)*0xB0)\r
 193 #define UMCTL_PCFGW_11   UMCTL2_REG_(0x0408+(0x0B)*0xB0)\r
 194 #define UMCTL_PCFGW_12   UMCTL2_REG_(0x0408+(0x0C)*0xB0)\r
 195 #define UMCTL_PCFGW_13   UMCTL2_REG_(0x0408+(0x0D)*0xB0)\r
 196 #define UMCTL_PCFGW_14   UMCTL2_REG_(0x0408+(0x0E)*0xB0)\r
 197 #define UMCTL_PCFGW_15   UMCTL2_REG_(0x0408+(0x0F)*0xB0)\r
 198 \r
 199 #define UMCTL_PORT_EN(_x_) UMCTL2_REG_(0x0490+(_x_)*0xB0)\r
 200 \r
 201 #define UMCTL_PORT_EN_0    UMCTL2_REG_(0x0490+(0x00)*0xB0)/*Port n enable reg*/\r
 202 #define UMCTL_PORT_EN_1    UMCTL2_REG_(0x0490+(0x01)*0xB0)/*Port n enable reg*/\r
 203 #define UMCTL_PORT_EN_2    UMCTL2_REG_(0x0490+(0x02)*0xB0)/*Port n enable reg*/\r
 204 #define UMCTL_PORT_EN_3    UMCTL2_REG_(0x0490+(0x03)*0xB0)/*Port n enable reg*/\r
 205 #define UMCTL_PORT_EN_4    UMCTL2_REG_(0x0490+(0x04)*0xB0)/*Port n enable reg*/\r
 206 #define UMCTL_PORT_EN_5    UMCTL2_REG_(0x0490+(0x05)*0xB0)/*Port n enable reg*/\r
 207 #define UMCTL_PORT_EN_6    UMCTL2_REG_(0x0490+(0x06)*0xB0)/*Port n enable reg*/\r
 208 #define UMCTL_PORT_EN_7    UMCTL2_REG_(0x0490+(0x07)*0xB0)/*Port n enable reg*/\r
 209 #define UMCTL_PORT_EN_8    UMCTL2_REG_(0x0490+(0x08)*0xB0)/*Port n enable reg*/\r
 210 #define UMCTL_PORT_EN_9    UMCTL2_REG_(0x0490+(0x09)*0xB0)/*Port n enable reg*/\r
 211 \r
 212 \r
 213 /*\r
 214 #define UMCTL2_PCFGIDMASKCH_m_N   \r
 215 #define UMCTL2_PCFGIDVALUECH_m_N   \r
 216 */\r
 217 \r
 218 \r
 219 /*\r
 220  *Refer to PUBL databook 1.44a for detail,Chapter3.3 Registers.\r
 221 */\r
 222 #if defined(CONFIG_FPGA)\r
 223 \r
 224 #define REG_AON_TOP_DDR_PHY_RET_CFG     (0x402b0000 + 0x130)\r
 225 #define REG_AON_TOP_DDR_OP_MODE_CFG     (0x402b0000 + 0x12C)\r
 226 #define REG_AON_TOP_DDR_SLEEP_CTRL      (0x402b0000 + 0x0D0)\r
 227 #define REG_AON_TOP_DDR_CHN_SLEEP_CTRL0 (0x402b0000 + 0x0F8)\r
 228 \r
 229 \r
 230 #define PUBL_DTAR0      (PUBL_REG_BASE + 0xb4)\r
 231 #define PUBL_PIR        (PUBL_REG_BASE + 0x04)\r
 232 #define PUBL_PGCR       (PUBL_REG_BASE + 0x08)\r
 233 #define PUBL_PGCR1      (PUBL_REG_BASE + 0x0c)\r
 234 #define PUBL_PGSR0      (PUBL_REG_BASE + 0x18)\r
 235 #define PUBL_PGCR3      (PUBL_REG_BASE + 0x14)\r
 236 #define PUBL_PLLCR      (PUBL_REG_BASE + 0x20)\r
 237 #define PUBL_PTR0       (PUBL_REG_BASE + 0x24)\r
 238 #define PUBL_PTR1       (PUBL_REG_BASE + 0x28)\r
 239 #define PUBL_PTR2       (PUBL_REG_BASE + 0x2c)\r
 240 \r
 241 #define PUBL_DXCCR      (PUBL_REG_BASE + 0x80)\r
 242 \r
 243 #define PUBL_DSGCR      (PUBL_REG_BASE + 0x84)\r
 244 #define PUBL_DCR        (PUBL_REG_BASE + 0x88)\r
 245 \r
 246 #define PUBL_DTPR0      (PUBL_REG_BASE + 0x8c)\r
 247 #define PUBL_DTPR1      (PUBL_REG_BASE + 0x90)\r
 248 #define PUBL_DTPR2      (PUBL_REG_BASE + 0x94)\r
 249 #define PUBL_DTPR3      (PUBL_REG_BASE + 0x98)\r
 250 \r
 251 #define PUBL_MR0        (PUBL_REG_BASE + 0x9c)\r
 252 #define PUBL_MR1        (PUBL_REG_BASE + 0xa0)\r
 253 #define PUBL_MR2        (PUBL_REG_BASE + 0xa4)\r
 254 #define PUBL_MR3        (PUBL_REG_BASE + 0xa8)\r
 255 \r
 256 #define PUBL_DTCR       (PUBL_REG_BASE + 0xb0)\r
 257 \r
 258 #define PUBL_DX0DQTR    (PUBL_REG_BASE + 0x1d0)\r
 259 #define PUBL_DX0DQSTR   (PUBL_REG_BASE + 0x1d4)\r
 260 #define PUBL_DX1DQTR    (PUBL_REG_BASE + 0x210)\r
 261 #define PUBL_DX1DQSTR   (PUBL_REG_BASE + 0x214)\r
 262 #define PUBL_DX2DQTR    (PUBL_REG_BASE + 0x250)\r
 263 #define PUBL_DX2DQSTR   (PUBL_REG_BASE + 0x254)\r
 264 #define PUBL_DX3DQTR    (PUBL_REG_BASE + 0x290)\r
 265 #define PUBL_DX3DQSTR   (PUBL_REG_BASE + 0x294)\r
 266 \r
 267 #define PUBL_DX0GCR             (PUBL_REG_BASE + 0x1c0)\r
 268 #define PUBL_DX1GCR             (PUBL_REG_BASE + 0x200)\r
 269 #define PUBL_DX2GCR             (PUBL_REG_BASE + 0x240)\r
 270 #define PUBL_DX3GCR             (PUBL_REG_BASE + 0x280)\r
 271 \r
 272 #define PUBL_DX0GCR0    (PUBL_REG_BASE + 0x280)\r
 273 #define PUBL_DX1GCR0    (PUBL_REG_BASE + 0x300)\r
 274 #define PUBL_DX2GCR0    (PUBL_REG_BASE + 0x380)\r
 275 #define PUBL_DX3GCR0    (PUBL_REG_BASE + 0x400)\r
 276 \r
 277 \r
 278 #define PUBL_DX0BDLR2   (PUBL_REG_BASE + 0x2a4)\r
 279 #define PUBL_DX1BDLR2   (PUBL_REG_BASE + 0x324)\r
 280 #define PUBL_DX2BDLR2   (PUBL_REG_BASE + 0x3a4)\r
 281 #define PUBL_DX3BDLR2   (PUBL_REG_BASE + 0x424)\r
 282 #else\r
 283 #define PUBL_RIDR           (PUBL_REG_BASE+0x00*4) // R   - Revision Identification Register\r
 284 #define PUBL_PIR            (PUBL_REG_BASE+0x01*4) // R/W - PHY Initialization Register\r
 285 #define PUBL_PGCR           (PUBL_REG_BASE+0x02*4) // R/W - PHY General Configuration Register\r
 286 #define PUBL_PGSR           (PUBL_REG_BASE+0x03*4) // R   - PHY General Status Register                                     \r
 287 #define PUBL_DLLGCR         (PUBL_REG_BASE+0x04*4) // R/W - DLL General Control Register\r
 288 #define PUBL_ACDLLCR        (PUBL_REG_BASE+0x05*4) // R/W - AC DLL Control Register\r
 289 #define PUBL_PTR0           (PUBL_REG_BASE+0x06*4) // R/W - PHY Timing Register 0\r
 290 #define PUBL_PTR1           (PUBL_REG_BASE+0x07*4) // R/W - PHY Timing Register 1\r
 291 #define PUBL_PTR2           (PUBL_REG_BASE+0x08*4) // R/W - PHY Timing Register 2\r
 292 #define PUBL_ACIOCR         (PUBL_REG_BASE+0x09*4) // R/W - AC I/O Configuration Register                                \r
 293 #define PUBL_DXCCR          (PUBL_REG_BASE+0x0A*4) // R/W - DATX8 I/O Configuration Register\r
 294 #define PUBL_DSGCR          (PUBL_REG_BASE+0x0B*4) // R/W - DFI Configuration Register\r
 295 #define PUBL_DCR            (PUBL_REG_BASE+0x0C*4) // R/W - DRAM Configuration Register\r
 296 #define PUBL_DTPR0          (PUBL_REG_BASE+0x0D*4) // R/W - SDRAM Timing Parameters Register 0\r
 297 #define PUBL_DTPR1          (PUBL_REG_BASE+0x0E*4) // R/W - SDRAM Timing Parameters Register 1\r
 298 #define PUBL_DTPR2          (PUBL_REG_BASE+0x0F*4) // R/W - SDRAM Timing Parameters Register 2\r
 299 #define PUBL_MR0            (PUBL_REG_BASE+0x10*4) // R/W - Mode Register\r
 300 #define PUBL_MR1            (PUBL_REG_BASE+0x11*4) // R/W - Ext}ed Mode Register\r
 301 #define PUBL_MR2            (PUBL_REG_BASE+0x12*4) // R/W - Ext}ed Mode Register 2\r
 302 #define PUBL_MR3            (PUBL_REG_BASE+0x13*4) // R/W - Ext}ed Mode Register 3\r
 303 #define PUBL_ODTCR          (PUBL_REG_BASE+0x14*4) // R/W - ODT Configuration Register\r
 304 #define PUBL_DTAR           (PUBL_REG_BASE+0x15*4) // R/W - Data Training Address Register\r
 305 #define PUBL_DTDR0          (PUBL_REG_BASE+0x16*4) // R/W - Data Training Data Register 0\r
 306 #define PUBL_DTDR1          (PUBL_REG_BASE+0x17*4) // R/W - Data Training Data Register 1\r
 307 #define PUBL_DCUAR          (PUBL_REG_BASE+0X30*4) // R/W - DCU Address Resiter\r
 308 #define PUBL_DCUDR          (PUBL_REG_BASE+0x31*4) // R/W - DCU Data Register\r
 309 #define PUBL_DCURR          (PUBL_REG_BASE+0x32*4) // R/W - DCU Run Register\r
 310 #define PUBL_DCULR          (PUBL_REG_BASE+0x33*4) // R/W - DCU Loop Register\r
 311 #define PUBL_DCUGCR         (PUBL_REG_BASE+0x34*4) // R/W - DCU General Configuration Register\r
 312 #define PUBL_DCUTPR         (PUBL_REG_BASE+0x35*4) // R/W - DCU Timing Parameters Registers\r
 313 #define PUBL_DCUSR0         (PUBL_REG_BASE+0x36*4) // R   - DCU Status Register 0\r
 314 #define PUBL_DCUSR1         (PUBL_REG_BASE+0x37*4) // R   - DCU Status Register 1\r
 315 #define PUBL_BISTRR         (PUBL_REG_BASE+0x40*4) // R/W - BIST Run Register\r
 316 #define PUBL_BISTMSKR0      (PUBL_REG_BASE+0x41*4) // R/W - BIST Mask Register 0\r
 317 #define PUBL_BISTMSKR1      (PUBL_REG_BASE+0x42*4) // R/W - BIST Mask Register 1\r
 318 #define PUBL_BISTWCR        (PUBL_REG_BASE+0x43*4) // R/W - BIST Word Count Register\r
 319 #define PUBL_BISTLSR        (PUBL_REG_BASE+0x44*4) // R/W - BIST LFSR Seed Register\r
 320 #define PUBL_BISTAR0        (PUBL_REG_BASE+0x45*4) // R/W - BIST Address Register 0\r
 321 #define PUBL_BISTAR1        (PUBL_REG_BASE+0x46*4) // R/W - BIST Address Register 1\r
 322 #define PUBL_BISTAR2        (PUBL_REG_BASE+0x47*4) // R/W - BIST Address Register 2\r
 323 #define PUBL_BISTUDPR       (PUBL_REG_BASE+0x48*4) // R/W - BIST User Data Pattern Register\r
 324 #define PUBL_BISTGSR        (PUBL_REG_BASE+0x49*4) // R   - BIST General Status Register\r
 325 #define PUBL_BISTWER        (PUBL_REG_BASE+0x4A*4) // R   - BIST Word Error Register\r
 326 #define PUBL_BISTBER0       (PUBL_REG_BASE+0x4B*4) // R   - BIST Bit Error Register 0\r
 327 #define PUBL_BISTBER1       (PUBL_REG_BASE+0x4C*4) // R   - BIST Bit Error Register 1\r
 328 #define PUBL_BISTBER2       (PUBL_REG_BASE+0x4D*4) // R   - BIST Bit Error Register 2\r
 329 #define PUBL_BISTWCSR       (PUBL_REG_BASE+0x4E*4) // R   - BIST Word Count Status Register\r
 330 #define PUBL_BISTFWR0       (PUBL_REG_BASE+0x4F*4) // R   - BIST Fail Word Register 0\r
 331 #define PUBL_BISTFWR1       (PUBL_REG_BASE+0x50*4) // R   - BIST Fail Word Register 1\r
 332 #define PUBL_ZQ0CR0         (PUBL_REG_BASE+0x60*4) // R/W - ZQ 0 Impedance Control Register 0\r
 333 #define PUBL_ZQ0CR1         (PUBL_REG_BASE+0x61*4) // R/W - ZQ 0 Impedance Control Register 1\r
 334 #define PUBL_ZQ0SR0         (PUBL_REG_BASE+0x62*4) // R   - ZQ 0 Impedance Status Register 0\r
 335 #define PUBL_ZQ0SR1         (PUBL_REG_BASE+0x63*4) // R   - ZQ 0 Impedance Status Register 1\r
 336 #define PUBL_ZQ1CR0         (PUBL_REG_BASE+0x64*4) // R/W - ZQ 1 Impedance Control Register 0\r
 337 #define PUBL_ZQ1CR1         (PUBL_REG_BASE+0x65*4) // R/W - ZQ 1 Impedance Control Register 1\r
 338 #define PUBL_ZQ1SR0         (PUBL_REG_BASE+0x66*4) // R   - ZQ 1 Impedance Status Register 0\r
 339 #define PUBL_ZQ1SR1         (PUBL_REG_BASE+0x67*4) // R   - ZQ 1 Impedance Status Register 1\r
 340 #define PUBL_ZQ2CR0         (PUBL_REG_BASE+0x68*4) // R/W - ZQ 2 Impedance Control Register 0\r
 341 #define PUBL_ZQ2CR1         (PUBL_REG_BASE+0x69*4) // R/W - ZQ 2 Impedance Control Register 1\r
 342 #define PUBL_ZQ2SR0         (PUBL_REG_BASE+0x6A*4) // R   - ZQ 2 Impedance Status Register 0\r
 343 #define PUBL_ZQ2SR1         (PUBL_REG_BASE+0x6B*4) // R   - ZQ 2 Impedance Status Register 1\r
 344 #define PUBL_ZQ3CR0         (PUBL_REG_BASE+0x6C*4) // R/W - ZQ 3 Impedance Control Register 0\r
 345 #define PUBL_ZQ3CR1         (PUBL_REG_BASE+0x6D*4) // R/W - ZQ 3 Impedance Control Register 1\r
 346 #define PUBL_ZQ3SR0         (PUBL_REG_BASE+0x6E*4) // R   - ZQ 3 Impedance Status Register 0\r
 347 #define PUBL_ZQ3SR1         (PUBL_REG_BASE+0x6F*4) // R   - ZQ 3 Impedance Status Register 1\r
 348 #define PUBL_DX0GCR         (PUBL_REG_BASE+0x70*4) // R/W - DATX8 0 General Configuration Register\r
 349 #define PUBL_DX0GSR0        (PUBL_REG_BASE+0x71*4) // R   - DATX8 0 General Status Register\r
 350 #define PUBL_DX0GSR1        (PUBL_REG_BASE+0x72*4) // R   - DATX8 0 General Status Register 1\r
 351 #define PUBL_DX0DLLCR       (PUBL_REG_BASE+0x73*4) // R   - DATX8 0 DLL Control Register\r
 352 #define PUBL_DX0DQTR        (PUBL_REG_BASE+0x74*4) // R/W - DATX8 0 DQ Timing Register\r
 353 #define PUBL_DX0DQSTR       (PUBL_REG_BASE+0x75*4) // R/W - DATX8 0 DQS Timing Register\r
 354 #define PUBL_DX1GCR         (PUBL_REG_BASE+0x80*4) // R   - DATX8 1 General Configration Register\r
 355 #define PUBL_DX1GSR0        (PUBL_REG_BASE+0x81*4) // R   - DATX8 1 General Status Register\r
 356 #define PUBL_DX1GSR1        (PUBL_REG_BASE+0x82*4) // R   - DATX8 1 General Status Register\r
 357 #define PUBL_DX1DLLCR       (PUBL_REG_BASE+0x83*4) // R   - DATX8 1 DLL Control Register\r
 358 #define PUBL_DX1DQTR        (PUBL_REG_BASE+0x84*4) // R/W - DATX8 1 DQ Timing Register\r
 359 #define PUBL_DX1DQSTR       (PUBL_REG_BASE+0x85*4) // R/W - DATX8 1 DQS Timing Register\r
 360 #define PUBL_DX2GCR         (PUBL_REG_BASE+0x90*4) // R   - DATX8 2 General Configration Register\r
 361 #define PUBL_DX2GSR0        (PUBL_REG_BASE+0x91*4) // R   - DATX8 2 General Status Register\r
 362 #define PUBL_DX2GSR1        (PUBL_REG_BASE+0x92*4) // R   - DATX8 2 General Status Register\r
 363 #define PUBL_DX2DLLCR       (PUBL_REG_BASE+0x93*4) // R   - DATX8 2 DLL Control Register\r
 364 #define PUBL_DX2DQTR        (PUBL_REG_BASE+0x94*4) // R/W - DATX8 2 DQ Timing Register\r
 365 #define PUBL_DX2DQSTR       (PUBL_REG_BASE+0x95*4) // R/W - DATX8 2 DQS Timing Register\r
 366 #define PUBL_DX3GCR         (PUBL_REG_BASE+0xA0*4) // R   - DATX8 3 General Configration Register\r
 367 #define PUBL_DX3GSR0        (PUBL_REG_BASE+0xA1*4) // R   - DATX8 3 General Status Register\r
 368 #define PUBL_DX3GSR1        (PUBL_REG_BASE+0xA2*4) // R   - DATX8 3 General Status Register\r
 369 #define PUBL_DX3DLLCR       (PUBL_REG_BASE+0xA3*4) // R   - DATX8 3 DLL Control Register\r
 370 #define PUBL_DX3DQTR        (PUBL_REG_BASE+0xA4*4) // R/W - DATX8 3 DQ Timing Register\r
 371 #define PUBL_DX3DQSTR       (PUBL_REG_BASE+0xA5*4) // R/W - DATX8 3 DQS Timing Register\r
 372 #define PUBL_DX4GCR         (PUBL_REG_BASE+0xB0*4) // R   - DATX8 4 General Configration Register\r
 373 #define PUBL_DX4GSR0        (PUBL_REG_BASE+0xB1*4) // R   - DATX8 4 General Status Register      \r
 374 #define PUBL_DX4GSR1        (PUBL_REG_BASE+0xB2*4) // R   - DATX8 4 General Status Register      \r
 375 #define PUBL_DX4DLLCR       (PUBL_REG_BASE+0xB3*4) // R   - DATX8 4 DLL Control Register         \r
 376 #define PUBL_DX4DQTR        (PUBL_REG_BASE+0xB4*4) // R/W - DATX8 4 DQ Timing Register           \r
 377 #define PUBL_DX4DQSTR       (PUBL_REG_BASE+0xB5*4) // R/W - DATX8 4 DQS Timing Register                                                   \r
 378 #define PUBL_DX5GCR         (PUBL_REG_BASE+0xC0*4) // R   - DATX8 5 General Configration Register\r
 379 #define PUBL_DX5GSR0        (PUBL_REG_BASE+0xC1*4) // R   - DATX8 5 General Status Register      \r
 380 #define PUBL_DX5GSR1        (PUBL_REG_BASE+0xC2*4) // R   - DATX8 5 General Status Register      \r
 381 #define PUBL_DX5DLLCR       (PUBL_REG_BASE+0xC3*4) // R   - DATX8 5 DLL Control Register         \r
 382 #define PUBL_DX5DQTR        (PUBL_REG_BASE+0xC4*4) // R/W - DATX8 5 DQ Timing Register           \r
 383 #define PUBL_DX5DQSTR       (PUBL_REG_BASE+0xC5*4) // R/W - DATX8 5 DQS Timing Register                                                   \r
 384 #define PUBL_DX6GCR         (PUBL_REG_BASE+0xD0*4) // R   - DATX8 6 General Configration Register\r
 385 #define PUBL_DX6GSR0        (PUBL_REG_BASE+0xD1*4) // R   - DATX8 6 General Status Register      \r
 386 #define PUBL_DX6GSR1        (PUBL_REG_BASE+0xD2*4) // R   - DATX8 6 General Status Register      \r
 387 #define PUBL_DX6DLLCR       (PUBL_REG_BASE+0xD3*4) // R   - DATX8 6 DLL Control Register         \r
 388 #define PUBL_DX6DQTR        (PUBL_REG_BASE+0xD4*4) // R/W - DATX8 6 DQ Timing Register           \r
 389 #define PUBL_DX6DQSTR       (PUBL_REG_BASE+0xD5*4) // R/W - DATX8 6 DQS Timing Register                    \r
 390 #define PUBL_DX7GCR         (PUBL_REG_BASE+0xE0*4) // R   - DATX8 7 General Configration Register\r
 391 #define PUBL_DX7GSR0        (PUBL_REG_BASE+0xE1*4) // R   - DATX8 7 General Status Register      \r
 392 #define PUBL_DX7GSR1        (PUBL_REG_BASE+0xE2*4) // R   - DATX8 7 General Status Register      \r
 393 #define PUBL_DX7DLLCR       (PUBL_REG_BASE+0xE3*4) // R   - DATX8 7 DLL Control Register         \r
 394 #define PUBL_DX7DQTR        (PUBL_REG_BASE+0xE4*4) // R/W - DATX8 7 DQ Timing Register           \r
 395 #define PUBL_DX7DQSTR       (PUBL_REG_BASE+0xE5*4) // R/W - DATX8 7 DQS Timing Register                                                   \r
 396 #define PUBL_DX8GCR         (PUBL_REG_BASE+0xF0*4) // R   - DATX8 8 General Configration Register\r
 397 #define PUBL_DX8GSR0        (PUBL_REG_BASE+0xF1*4) // R   - DATX8 8 General Status Register      \r
 398 #define PUBL_DX8GSR1        (PUBL_REG_BASE+0xF2*4) // R   - DATX8 8 General Status Register      \r
 399 #define PUBL_DX8DLLCR       (PUBL_REG_BASE+0xF3*4) // R   - DATX8 8 DLL Control Register         \r
 400 #define PUBL_DX8DQTR        (PUBL_REG_BASE+0xF4*4) // R/W - DATX8 8 DQ Timing Register           \r
 401 #define PUBL_DX8DQSTR       (PUBL_REG_BASE+0xF5*4) // R/W - DATX8 8 DQS Timing Register\r
 402 #endif\r
 403 \r
 404 /******************************************************************************\r
 405                             Structure define\r
 406 ******************************************************************************/\r
 407 \r
 408 \r
 409 /**----------------------------------------------------------------------------*\r
 410 **                         Compiler Flag                                      **\r
 411 **----------------------------------------------------------------------------*/\r
 412 #ifdef   __cplusplus\r
 413 }\r
 414 #endif\r
 415 /**---------------------------------------------------------------------------*/\r
 416 #endif\r
 417 // End\r