arch/arm/include/asm/arch-sc8800g/sdram.h

   1 #ifndef _SDRAM_H_
   2 #define _SDRAM_H_
   3
   4 /*
   5 #define EMC_BASEADDR 0x20000000
   6 #define EMC_CFG0  0x20000000
   7
   8 #define DMEM_CFG0   (EMC_BASEADDR + 0x40)
   9 */
  10 #ifndef PLATFORM_SC8800H
  11 #define DCFG0_DQM_MODE_LOW             0           //DQM low in deactive
  12 #define DCFG0_DQM_MODE_W0R0            1           //DQM hihe in deactive,Write: 0 cycle delay; Read: 0 cycle delay;
  13 #define DCFG0_DQM_MODE_W0R1            2           //DQM hihe in deactive,Write: 0 cycle delay; Read: 1 cycle delay;
  14 #define DCFG0_DQM_MODE_W0R2            3           //DQM hihe in deactive,Write: 0 cycle delay; Read: 2 cycle delay;
  15
  16 #define DCFG0_DQM_TERM_EN              (1u << 2)
  17 #define DCFG0_DQM_FORCE_HIGH           (1u << 3)
  18
  19 #define DCFG0_BKPOS_HADDR3             (0u << 4)
  20 #define DCFG0_BKPOS_HADDR4             (1u << 4)
  21 #define DCFG0_BKPOS_HADDR5             (2u << 4)
  22 #define DCFG0_BKPOS_HADDR6             (3u << 4)
  23 #define DCFG0_BKPOS_HADDR8             (4u << 4)
  24 #define DCFG0_BKPOS_HADDR10             (5u << 4)
  25 #define DCFG0_BKPOS_HADDR13             (6u << 4)
  26 #define DCFG0_BKPOS_HADDR16             (7u << 4)
  27 #define DCFG0_BKPOS_HADDR18             (8u << 4)
  28 #define DCFG0_BKPOS_HADDR20             (9u << 4)
  29 #define DCFG0_BKPOS_HADDR22             (10u << 4)
  30 #define DCFG0_BKPOS_HADDR23             (11u << 4)
  31 #define DCFG0_BKPOS_HADDR24             (12u << 4)
  32 #define DCFG0_BKPOS_HADDR25             (13u << 4)
  33 #define DCFG0_BKPOS_HADDR26             (14u << 4)
  34 #define DCFG0_BKPOS_HADDR28             (15u << 4)
  35
  36 #define DCFG0_BKMODE_1                (0u << 8)
  37 #define DCFG0_BKMODE_2                (1u << 8)
  38 #define DCFG0_BKMODE_4                (2u << 8)
  39 #define DCFG0_BKMODE_8                (3u << 8)
  40
  41 #define DCFG0_ROWMODE_11              (0u << 10)
  42 #define DCFG0_ROWMODE_12              (1u << 10)
  43 #define DCFG0_ROWMODE_13              (2u << 10)
  44
  45 #define DCFG0_COLMODE_8               (0u << 12)
  46 #define DCFG0_COLMODE_9               (1u << 12)
  47 #define DCFG0_COLMODE_10               (2u << 12)
  48 #define DCFG0_COLMODE_11               (3u << 12)
  49 #define DCFG0_COLMODE_12               (4u << 12)
  50
  51 #define DCFG0_DWIDTH_16               (0u << 15)
  52 #define DCFG0_DWIDTH_32               (1u << 15)
  53
  54 #define DCFG0_BL_2                    (1u << 16)
  55 #define DCFG0_BL_4                    (2u << 16)
  56 #define DCFG0_BL_8                    (3u << 16)
  57 #define DCFG0_BL_16                   (4u << 16)
  58 #define DCFG0_BL_FULLPAGE             (7u << 16)
  59
  60 #define DCFG0_AUTOREF_ALLCS           (1u << 19)
  61
  62 #define DCFG0_RL_2                    (2u << 20)
  63 #define DCFG0_RL_3                    (3u << 20)
  64 #define DCFG0_RL_4                    (4u << 20)
  65 #define DCFG0_RL_5                    (5u << 20)
  66 #define DCFG0_RL_6                    (6u << 20)
  67 #define DCFG0_RL_7                    (7u << 20)
  68
  69 #define DCFG0_AUTOREF_EN              (BIT_23)
  70
  71 #define DCFG0_T_RW_0                  (0u << 29)
  72 #define DCFG0_T_RW_1                  (1u << 29)
  73
  74 #define DCFG0_ALTERNATIVE_EN          (1u << 30)
  75 #define DCFG0_ROWHIT_EN               (1u << 31)
  76 #else
  77 #define DCFG0_BKPOS_HADDR_6_5           0
  78 #define DCFG0_BKPOS_HADDR_11_10         1
  79 #define DCFG0_BKPOS_HEADR_16_15         2
  80 #define DCFG0_BKPOS_HADDR_21_20         3
  81 #define DCFG0_BKPOS_HADDR_23_22         4
  82 #define DCFG0_BKPOS_HADDR_24_23         5
  83 #define DCFG0_BKPOS_HADDR_25_24         6
  84 #define DCFG0_BKPOS_HEADR_26_25         7
  85
  86 #define DCFG0_AUTO_PRE_POSITION_A10     (0u << 6)
  87 #define DCFG0_AUTO_PRE_POSITION_A11     (1u << 6)
  88 #define DCFG0_AUTO_PRE_POSITION_A12     (2u << 6)
  89 #define DCFG0_AUTO_PRE_POSITION_A13     (3u << 6)
  90
  91 #define DCFG0_CLKDMEM_OUT_EN            (BIT_14)
  92 #define DCFG0_CLKDMEM_OUT_SEL           (BIT_15)
  93 #define DCFG0_ALTERNATIVE_EN            (BIT_16)
  94 #define DCFG0_ROWHIT_EN                 (BIT_17)
  95 #define DCFG0_AUTOREF_EN                (BIT_18)
  96 #define DCFG0_AUTO_REF_ALLCS            (BIT_19)
  97
  98 #endif
  99 //define mode register domain..
 100
 101 #define MODE_REG_BL_1               (0)
 102 #define MODE_REG_BL_2               (1)
 103 #define MODE_REG_BL_4               (2)
 104 #define MODE_REG_BL_8               (3)
 105
 106 #define MODE_REG_BT_SEQ               (0)
 107 #define MODE_REG_BT_INT               (1)
 108
 109 #define MODE_REG_CL_1                 (1)
 110 #define MODE_REG_CL_2                 (2)
 111 #define MODE_REG_CL_3                 (3)
 112
 113 #define MODE_REG_OPMODE               (0)
 114
 115 #define MODE_REG_WB_PRORAM            (0)
 116 #define MODE_REG_WB_SINGLE            (1)
 117
 118 //define extended mode register domain...
 119 #define EX_MODE_REG_PASR_4_BANKS      (0)
 120 #define EX_MODE_REG_PASR_2_BANKS      (1)
 121 #define EX_MODE_REG_PASR_1_BANKS      (2)
 122 #define EX_MODE_REG_PASR_HALF_BANK      (5)
 123 #define EX_MODE_REG_PASR_QUART_BANK      (6)
 124
 125 #define EX_MODE_REG_DS_FULL           (0)
 126 #define EX_MODE_REG_DS_HALF           (1)
 127
 128
 129 #define DCFG2_CNT_DONE                  (BIT_14)
 130 #define DCFG2_REF_CNT_RST               (BIT_15)
 131 #define DCFG2_AUTO_SLEEP_MODE           (BIT_22)
 132 #define DCFG2_AUTO_SLEEP_EN             (BIT_23)
 133 #define DCFG2_SAMPLE_RST                (BIT_24)
 134 #define DCFG2_SAMPLE_AUTO_RST_EN        (BIT_25)
 135
 136 #endif
 137
 138