arch/arm/cpu/armv7/sc8825/__sc8825_regulator_map.h

   1 /*\r
   2  * Copyright (C) 2013 Spreadtrum Communications Inc.\r
   3  *\r
   4  * This program is free software; you can redistribute it and/or\r
   5  * modify it under the terms of the GNU General Public License\r
   6  * as published by the Free Software Foundation; either version 2\r
   7  * of the License, or (at your option) any later version.\r
   8  *\r
   9  * This program is distributed in the hope that it will be useful,\r
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of\r
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the\r
  12  * GNU General Public License for more details.\r
  13  *\r
  14  *************************************************\r
  15  * Automatically generated C header: do not edit *\r
  16  *************************************************\r
  17  */\r
  18 \r
  19 /*\r
  20  * Regulator Name[0], Regulator Type[1], Power Off Ctrl[2] and Bit[3], Power On Ctrl[4] and Bit[5], Slp Ctrl[6] and Bit[7],\r
  21  * Voltage Trimming Ctrl[8] and Bits[9], Voltage Ctrl[10] and Bits[11], Voltage Select Count[12] and List[13 ... ...]\r
  22  */\r
  23         SCI_REGU_REG(vddmem, 2, ANA_REG_GLB_LDO_PD_SET, 0x08,\r
  24                                 ANA_REG_GLB_LDO_PD_RST, 0x10, 0, 0,\r
  25                                 ANA_REG_GLB_DCDCMEM_CTRL_CAL, 0x1F,\r
  26                                 ANA_REG_GLB_DCDCMEM_CTRL0, 0x03,\r
  27                                 4, 1200, 1100, 1300, 1400);\r
  28 \r
  29         SCI_REGU_REG(vddarm, 2, ANA_REG_GLB_LDO_PD_SET, 0x04,\r
  30                                 ANA_REG_GLB_LDO_PD_RST, 0x02, 0, 0,\r
  31                                 ANA_REG_GLB_DCDCARM_CTRL_CAL, 0x1F,\r
  32                                 ANA_REG_GLB_DCDCARM_CTRL0, 0x07,\r
  33                                 8, 1100, 700, 800, 900, 1000, 650, 1200, 1300);\r
  34 \r
  35         SCI_REGU_REG(vddcore, 2, ANA_REG_GLB_LDO_PD_SET, 0x02,\r
  36                                 ANA_REG_GLB_LDO_PD_RST, 0x02, 0, 0,\r
  37                                 ANA_REG_GLB_DCDC_CTRL_CAL,  0x1F,\r
  38                                 ANA_REG_GLB_DCDC_CTRL0, 0x07,\r
  39                                 8, 1100, 700, 800, 900, 1000, 650, 1200, 1300);\r
  40 \r
  41         SCI_REGU_REG(vddsim0, 0, ANA_REG_GLB_LDO_PD_CTRL0, 0x10,\r
  42                                 ANA_REG_GLB_LDO_PD_CTRL0, 0x20, ANA_REG_GLB_LDO_SLP_CTRL0, 0x04,\r
  43                                 (ANA_REGS_GLB2_BASE+0x10), 0x1F00,\r
  44                                 ANA_REG_GLB_LDO_VCTRL1, 0x0F,\r
  45                                 4, 1800, 2900, 3000, 3100);