drivers/usb/musb/musb_host.c

   1 /*
   2  * MUSB OTG driver host support
   3  *
   4  * Copyright 2005 Mentor Graphics Corporation
   5  * Copyright (C) 2005-2006 by Texas Instruments
   6  * Copyright (C) 2006-2007 Nokia Corporation
   7  * Copyright (C) 2008-2009 MontaVista Software, Inc. <source@mvista.com>
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License
  11  * version 2 as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  16  * General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA
  21  * 02110-1301 USA
  22  *
  23  * THIS SOFTWARE IS PROVIDED "AS IS" AND ANY EXPRESS OR IMPLIED
  24  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
  25  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN
  26  * NO EVENT SHALL THE AUTHORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  27  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  28  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF
  29  * USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
  30  * ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  31  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  32  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  33  *
  34  */
  35
  36 #include <linux/module.h>
  37 #include <linux/kernel.h>
  38 #include <linux/delay.h>
  39 #include <linux/sched.h>
  40 #include <linux/slab.h>
  41 #include <linux/errno.h>
  42 #include <linux/init.h>
  43 #include <linux/list.h>
  44
  45 #include "musb_core.h"
  46 #include "musb_host.h"
  47
  48
  49 /* MUSB HOST status 22-mar-2006
  50  *
  51  * - There's still lots of partial code duplication for fault paths, so
  52  *   they aren't handled as consistently as they need to be.
  53  *
  54  * - PIO mostly behaved when last tested.
  55  *     + including ep0, with all usbtest cases 9, 10
  56  *     + usbtest 14 (ep0out) doesn't seem to run at all
  57  *     + double buffered OUT/TX endpoints saw stalls(!) with certain usbtest
  58  *       configurations, but otherwise double buffering passes basic tests.
  59  *     + for 2.6.N, for N > ~10, needs API changes for hcd framework.
  60  *
  61  * - DMA (CPPI) ... partially behaves, not currently recommended
  62  *     + about 1/15 the speed of typical EHCI implementations (PCI)
  63  *     + RX, all too often reqpkt seems to misbehave after tx
  64  *     + TX, no known issues (other than evident silicon issue)
  65  *
  66  * - DMA (Mentor/OMAP) ...has at least toggle update problems
  67  *
  68  * - [23-feb-2009] minimal traffic scheduling to avoid bulk RX packet
  69  *   starvation ... nothing yet for TX, interrupt, or bulk.
  70  *
  71  * - Not tested with HNP, but some SRP paths seem to behave.
  72  *
  73  * NOTE 24-August-2006:
  74  *
  75  * - Bulk traffic finally uses both sides of hardware ep1, freeing up an
  76  *   extra endpoint for periodic use enabling hub + keybd + mouse.  That
  77  *   mostly works, except that with "usbnet" it's easy to trigger cases
  78  *   with "ping" where RX loses.  (a) ping to davinci, even "ping -f",
  79  *   fine; but (b) ping _from_ davinci, even "ping -c 1", ICMP RX loses
  80  *   although ARP RX wins.  (That test was done with a full speed link.)
  81  */
  82
  83
  84 /*
  85  * NOTE on endpoint usage:
  86  *
  87  * CONTROL transfers all go through ep0.  BULK ones go through dedicated IN
  88  * and OUT endpoints ... hardware is dedicated for those "async" queue(s).
  89  * (Yes, bulk _could_ use more of the endpoints than that, and would even
  90  * benefit from it.)
  91  *
  92  * INTERUPPT and ISOCHRONOUS transfers are scheduled to the other endpoints.
  93  * So far that scheduling is both dumb and optimistic:  the endpoint will be
  94  * "claimed" until its software queue is no longer refilled.  No multiplexing
  95  * of transfers between endpoints, or anything clever.
  96  */
  97
  98
  99 static void musb_ep_program(struct musb *musb, u8 epnum,
 100                         struct urb *urb, int is_out,
 101                         u8 *buf, u32 offset, u32 len);
 102
 103 /*
 104  * Clear TX fifo. Needed to avoid BABBLE errors.
 105  */
 106 static void musb_h_tx_flush_fifo(struct musb_hw_ep *ep)
 107 {
 108         void __iomem    *epio = ep->regs;
 109         u16             csr;
 110         u16             lastcsr = 0;
 111         int             retries = 1000;
 112
 113         csr = musb_readw(epio, MUSB_TXCSR);
 114         while (csr & MUSB_TXCSR_FIFONOTEMPTY) {
 115                 if (csr != lastcsr)
 116                         DBG(3, "Host TX FIFONOTEMPTY csr: %02x\n", csr);
 117                 lastcsr = csr;
 118                 csr |= MUSB_TXCSR_FLUSHFIFO;
 119                 musb_writew(epio, MUSB_TXCSR, csr);
 120                 csr = musb_readw(epio, MUSB_TXCSR);
 121                 if (WARN(retries-- < 1,
 122                                 "Could not flush host TX%d fifo: csr: %04x\n",
 123                                 ep->epnum, csr))
 124                         return;
 125                 mdelay(1);
 126         }
 127 }
 128
 129 static void musb_h_ep0_flush_fifo(struct musb_hw_ep *ep)
 130 {
 131         void __iomem    *epio = ep->regs;
 132         u16             csr;
 133         int             retries = 5;
 134
 135         /* scrub any data left in the fifo */
 136         do {
 137                 csr = musb_readw(epio, MUSB_TXCSR);
 138                 if (!(csr & (MUSB_CSR0_TXPKTRDY | MUSB_CSR0_RXPKTRDY)))
 139                         break;
 140                 musb_writew(epio, MUSB_TXCSR, MUSB_CSR0_FLUSHFIFO);
 141                 csr = musb_readw(epio, MUSB_TXCSR);
 142                 udelay(10);
 143         } while (--retries);
 144
 145         WARN(!retries, "Could not flush host TX%d fifo: csr: %04x\n",
 146                         ep->epnum, csr);
 147
 148         /* and reset for the next transfer */
 149         musb_writew(epio, MUSB_TXCSR, 0);
 150 }
 151
 152 /*
 153  * Start transmit. Caller is responsible for locking shared resources.
 154  * musb must be locked.
 155  */
 156 static inline void musb_h_tx_start(struct musb_hw_ep *ep)
 157 {
 158         u16     txcsr;
 159
 160         /* NOTE: no locks here; caller should lock and select EP */
 161         if (ep->epnum) {
 162                 txcsr = musb_readw(ep->regs, MUSB_TXCSR);
 163                 txcsr |= MUSB_TXCSR_TXPKTRDY | MUSB_TXCSR_H_WZC_BITS;
 164                 musb_writew(ep->regs, MUSB_TXCSR, txcsr);
 165         } else {
 166                 txcsr = MUSB_CSR0_H_SETUPPKT | MUSB_CSR0_TXPKTRDY;
 167                 musb_writew(ep->regs, MUSB_CSR0, txcsr);
 168         }
 169
 170 }
 171
 172 static inline void musb_h_tx_dma_start(struct musb_hw_ep *ep)
 173 {
 174         u16     txcsr;
 175
 176         /* NOTE: no locks here; caller should lock and select EP */
 177         txcsr = musb_readw(ep->regs, MUSB_TXCSR);
 178         txcsr |= MUSB_TXCSR_DMAENAB | MUSB_TXCSR_H_WZC_BITS;
 179         if (is_cppi_enabled())
 180                 txcsr |= MUSB_TXCSR_DMAMODE;
 181         musb_writew(ep->regs, MUSB_TXCSR, txcsr);
 182 }
 183
 184 static void musb_ep_set_qh(struct musb_hw_ep *ep, int is_in, struct musb_qh *qh)
 185 {
 186         if (is_in != 0 || ep->is_shared_fifo)
 187                 ep->in_qh  = qh;
 188         if (is_in == 0 || ep->is_shared_fifo)
 189                 ep->out_qh = qh;
 190 }
 191
 192 static struct musb_qh *musb_ep_get_qh(struct musb_hw_ep *ep, int is_in)
 193 {
 194         return is_in ? ep->in_qh : ep->out_qh;
 195 }
 196
 197 /*
 198  * Start the URB at the front of an endpoint's queue
 199  * end must be claimed from the caller.
 200  *
 201  * Context: controller locked, irqs blocked
 202  */
 203 static void
 204 musb_start_urb(struct musb *musb, int is_in, struct musb_qh *qh)
 205 {
 206         u16                     frame;
 207         u32                     len;
 208         void __iomem            *mbase =  musb->mregs;
 209         struct urb              *urb = next_urb(qh);
 210         void                    *buf = urb->transfer_buffer;
 211         u32                     offset = 0;
 212         struct musb_hw_ep       *hw_ep = qh->hw_ep;
 213         unsigned                pipe = urb->pipe;
 214         u8                      address = usb_pipedevice(pipe);
 215         int                     epnum = hw_ep->epnum;
 216
 217         /* initialize software qh state */
 218         qh->offset = 0;
 219         qh->segsize = 0;
 220
 221         /* gather right source of data */
 222         switch (qh->type) {
 223         case USB_ENDPOINT_XFER_CONTROL:
 224                 /* control transfers always start with SETUP */
 225                 is_in = 0;
 226                 musb->ep0_stage = MUSB_EP0_START;
 227                 buf = urb->setup_packet;
 228                 len = 8;
 229                 break;
 230         case USB_ENDPOINT_XFER_ISOC:
 231                 qh->iso_idx = 0;
 232                 qh->frame = 0;
 233                 offset = urb->iso_frame_desc[0].offset;
 234                 len = urb->iso_frame_desc[0].length;
 235                 break;
 236         default:                /* bulk, interrupt */
 237                 /* actual_length may be nonzero on retry paths */
 238                 buf = urb->transfer_buffer + urb->actual_length;
 239                 len = urb->transfer_buffer_length - urb->actual_length;
 240         }
 241
 242         DBG(4, "qh %p urb %p dev%d ep%d%s%s, hw_ep %d, %p/%d\n",
 243                         qh, urb, address, qh->epnum,
 244                         is_in ? "in" : "out",
 245                         ({char *s; switch (qh->type) {
 246                         case USB_ENDPOINT_XFER_CONTROL: s = ""; break;
 247                         case USB_ENDPOINT_XFER_BULK:    s = "-bulk"; break;
 248                         case USB_ENDPOINT_XFER_ISOC:    s = "-iso"; break;
 249                         default:                        s = "-intr"; break;
 250                         }; s; }),
 251                         epnum, buf + offset, len);
 252
 253         /* Configure endpoint */
 254         musb_ep_set_qh(hw_ep, is_in, qh);
 255         musb_ep_program(musb, epnum, urb, !is_in, buf, offset, len);
 256
 257         /* transmit may have more work: start it when it is time */
 258         if (is_in)
 259                 return;
 260
 261         /* determine if the time is right for a periodic transfer */
 262         switch (qh->type) {
 263         case USB_ENDPOINT_XFER_ISOC:
 264         case USB_ENDPOINT_XFER_INT:
 265                 DBG(3, "check whether there's still time for periodic Tx\n");
 266                 frame = musb_readw(mbase, MUSB_FRAME);
 267                 /* FIXME this doesn't implement that scheduling policy ...
 268                  * or handle framecounter wrapping
 269                  */
 270                 if ((urb->transfer_flags & URB_ISO_ASAP)
 271                                 || (frame >= urb->start_frame)) {
 272                         /* REVISIT the SOF irq handler shouldn't duplicate
 273                          * this code; and we don't init urb->start_frame...
 274                          */
 275                         qh->frame = 0;
 276                         goto start;
 277                 } else {
 278                         qh->frame = urb->start_frame;
 279                         /* enable SOF interrupt so we can count down */
 280                         DBG(1, "SOF for %d\n", epnum);
 281 #if 1 /* ifndef CONFIG_ARCH_DAVINCI */
 282                         musb_writeb(mbase, MUSB_INTRUSBE, 0xff);
 283 #endif
 284                 }
 285                 break;
 286         default:
 287 start:
 288                 DBG(4, "Start TX%d %s\n", epnum,
 289                         hw_ep->tx_channel ? "dma" : "pio");
 290
 291                 if (!hw_ep->tx_channel)
 292                         musb_h_tx_start(hw_ep);
 293                 else if (is_cppi_enabled() || tusb_dma_omap())
 294                         musb_h_tx_dma_start(hw_ep);
 295         }
 296 }
 297
 298 /* Context: caller owns controller lock, IRQs are blocked */
 299 static void musb_giveback(struct musb *musb, struct urb *urb, int status)
 300 __releases(musb->lock)
 301 __acquires(musb->lock)
 302 {
 303         DBG(({ int level; switch (status) {
 304                                 case 0:
 305                                         level = 4;
 306                                         break;
 307                                 /* common/boring faults */
 308                                 case -EREMOTEIO:
 309                                 case -ESHUTDOWN:
 310                                 case -ECONNRESET:
 311                                 case -EPIPE:
 312                                         level = 3;
 313                                         break;
 314                                 default:
 315                                         level = 2;
 316                                         break;
 317                                 }; level; }),
 318                         "complete %p %pF (%d), dev%d ep%d%s, %d/%d\n",
 319                         urb, urb->complete, status,
 320                         usb_pipedevice(urb->pipe),
 321                         usb_pipeendpoint(urb->pipe),
 322                         usb_pipein(urb->pipe) ? "in" : "out",
 323                         urb->actual_length, urb->transfer_buffer_length
 324                         );
 325
 326         usb_hcd_unlink_urb_from_ep(musb_to_hcd(musb), urb);
 327         spin_unlock(&musb->lock);
 328         usb_hcd_giveback_urb(musb_to_hcd(musb), urb, status);
 329         spin_lock(&musb->lock);
 330 }
 331
 332 /* For bulk/interrupt endpoints only */
 333 static inline void musb_save_toggle(struct musb_qh *qh, int is_in,
 334                                     struct urb *urb)
 335 {
 336         void __iomem            *epio = qh->hw_ep->regs;
 337         u16                     csr;
 338
 339         /*
 340          * FIXME: the current Mentor DMA code seems to have
 341          * problems getting toggle correct.
 342          */
 343
 344         if (is_in)
 345                 csr = musb_readw(epio, MUSB_RXCSR) & MUSB_RXCSR_H_DATATOGGLE;
 346         else
 347                 csr = musb_readw(epio, MUSB_TXCSR) & MUSB_TXCSR_H_DATATOGGLE;
 348
 349         usb_settoggle(urb->dev, qh->epnum, !is_in, csr ? 1 : 0);
 350 }
 351
 352 /*
 353  * Advance this hardware endpoint's queue, completing the specified URB and
 354  * advancing to either the next URB queued to that qh, or else invalidating
 355  * that qh and advancing to the next qh scheduled after the current one.
 356  *
 357  * Context: caller owns controller lock, IRQs are blocked
 358  */
 359 static void musb_advance_schedule(struct musb *musb, struct urb *urb,
 360                                   struct musb_hw_ep *hw_ep, int is_in)
 361 {
 362         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, is_in);
 363         struct musb_hw_ep       *ep = qh->hw_ep;
 364         int                     ready = qh->is_ready;
 365         int                     status;
 366
 367         status = (urb->status == -EINPROGRESS) ? 0 : urb->status;
 368
 369         /* save toggle eagerly, for paranoia */
 370         switch (qh->type) {
 371         case USB_ENDPOINT_XFER_BULK:
 372         case USB_ENDPOINT_XFER_INT:
 373                 musb_save_toggle(qh, is_in, urb);
 374                 break;
 375         case USB_ENDPOINT_XFER_ISOC:
 376                 if (status == 0 && urb->error_count)
 377                         status = -EXDEV;
 378                 break;
 379         }
 380
 381         qh->is_ready = 0;
 382         musb_giveback(musb, urb, status);
 383         qh->is_ready = ready;
 384
 385         /* reclaim resources (and bandwidth) ASAP; deschedule it, and
 386          * invalidate qh as soon as list_empty(&hep->urb_list)
 387          */
 388         if (list_empty(&qh->hep->urb_list)) {
 389                 struct list_head        *head;
 390
 391                 if (is_in)
 392                         ep->rx_reinit = 1;
 393                 else
 394                         ep->tx_reinit = 1;
 395
 396                 /* Clobber old pointers to this qh */
 397                 musb_ep_set_qh(ep, is_in, NULL);
 398                 qh->hep->hcpriv = NULL;
 399
 400                 switch (qh->type) {
 401
 402                 case USB_ENDPOINT_XFER_CONTROL:
 403                 case USB_ENDPOINT_XFER_BULK:
 404                         /* fifo policy for these lists, except that NAKing
 405                          * should rotate a qh to the end (for fairness).
 406                          */
 407                         if (qh->mux == 1) {
 408                                 head = qh->ring.prev;
 409                                 list_del(&qh->ring);
 410                                 kfree(qh);
 411                                 qh = first_qh(head);
 412                                 break;
 413                         }
 414
 415                 case USB_ENDPOINT_XFER_ISOC:
 416                 case USB_ENDPOINT_XFER_INT:
 417                         /* this is where periodic bandwidth should be
 418                          * de-allocated if it's tracked and allocated;
 419                          * and where we'd update the schedule tree...
 420                          */
 421                         kfree(qh);
 422                         qh = NULL;
 423                         break;
 424                 }
 425         }
 426
 427         if (qh != NULL && qh->is_ready) {
 428                 DBG(4, "... next ep%d %cX urb %p\n",
 429                     hw_ep->epnum, is_in ? 'R' : 'T', next_urb(qh));
 430                 musb_start_urb(musb, is_in, qh);
 431         }
 432 }
 433
 434 static u16 musb_h_flush_rxfifo(struct musb_hw_ep *hw_ep, u16 csr)
 435 {
 436         /* we don't want fifo to fill itself again;
 437          * ignore dma (various models),
 438          * leave toggle alone (may not have been saved yet)
 439          */
 440         csr |= MUSB_RXCSR_FLUSHFIFO | MUSB_RXCSR_RXPKTRDY;
 441         csr &= ~(MUSB_RXCSR_H_REQPKT
 442                 | MUSB_RXCSR_H_AUTOREQ
 443                 | MUSB_RXCSR_AUTOCLEAR);
 444
 445         /* write 2x to allow double buffering */
 446         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 447         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 448
 449         /* flush writebuffer */
 450         return musb_readw(hw_ep->regs, MUSB_RXCSR);
 451 }
 452
 453 /*
 454  * PIO RX for a packet (or part of it).
 455  */
 456 static bool
 457 musb_host_packet_rx(struct musb *musb, struct urb *urb, u8 epnum, u8 iso_err)
 458 {
 459         u16                     rx_count;
 460         u8                      *buf;
 461         u16                     csr;
 462         bool                    done = false;
 463         u32                     length;
 464         int                     do_flush = 0;
 465         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
 466         void __iomem            *epio = hw_ep->regs;
 467         struct musb_qh          *qh = hw_ep->in_qh;
 468         int                     pipe = urb->pipe;
 469         void                    *buffer = urb->transfer_buffer;
 470
 471         /* musb_ep_select(mbase, epnum); */
 472         rx_count = musb_readw(epio, MUSB_RXCOUNT);
 473         DBG(3, "RX%d count %d, buffer %p len %d/%d\n", epnum, rx_count,
 474                         urb->transfer_buffer, qh->offset,
 475                         urb->transfer_buffer_length);
 476
 477         /* unload FIFO */
 478         if (usb_pipeisoc(pipe)) {
 479                 int                                     status = 0;
 480                 struct usb_iso_packet_descriptor        *d;
 481
 482                 if (iso_err) {
 483                         status = -EILSEQ;
 484                         urb->error_count++;
 485                 }
 486
 487                 d = urb->iso_frame_desc + qh->iso_idx;
 488                 buf = buffer + d->offset;
 489                 length = d->length;
 490                 if (rx_count > length) {
 491                         if (status == 0) {
 492                                 status = -EOVERFLOW;
 493                                 urb->error_count++;
 494                         }
 495                         DBG(2, "** OVERFLOW %d into %d\n", rx_count, length);
 496                         do_flush = 1;
 497                 } else
 498                         length = rx_count;
 499                 urb->actual_length += length;
 500                 d->actual_length = length;
 501
 502                 d->status = status;
 503
 504                 /* see if we are done */
 505                 done = (++qh->iso_idx >= urb->number_of_packets);
 506         } else {
 507                 /* non-isoch */
 508                 buf = buffer + qh->offset;
 509                 length = urb->transfer_buffer_length - qh->offset;
 510                 if (rx_count > length) {
 511                         if (urb->status == -EINPROGRESS)
 512                                 urb->status = -EOVERFLOW;
 513                         DBG(2, "** OVERFLOW %d into %d\n", rx_count, length);
 514                         do_flush = 1;
 515                 } else
 516                         length = rx_count;
 517                 urb->actual_length += length;
 518                 qh->offset += length;
 519
 520                 /* see if we are done */
 521                 done = (urb->actual_length == urb->transfer_buffer_length)
 522                         || (rx_count < qh->maxpacket)
 523                         || (urb->status != -EINPROGRESS);
 524                 if (done
 525                                 && (urb->status == -EINPROGRESS)
 526                                 && (urb->transfer_flags & URB_SHORT_NOT_OK)
 527                                 && (urb->actual_length
 528                                         < urb->transfer_buffer_length))
 529                         urb->status = -EREMOTEIO;
 530         }
 531
 532         musb_read_fifo(hw_ep, length, buf);
 533
 534         csr = musb_readw(epio, MUSB_RXCSR);
 535         csr |= MUSB_RXCSR_H_WZC_BITS;
 536         if (unlikely(do_flush))
 537                 musb_h_flush_rxfifo(hw_ep, csr);
 538         else {
 539                 /* REVISIT this assumes AUTOCLEAR is never set */
 540                 csr &= ~(MUSB_RXCSR_RXPKTRDY | MUSB_RXCSR_H_REQPKT);
 541                 if (!done)
 542                         csr |= MUSB_RXCSR_H_REQPKT;
 543                 musb_writew(epio, MUSB_RXCSR, csr);
 544         }
 545
 546         return done;
 547 }
 548
 549 /* we don't always need to reinit a given side of an endpoint...
 550  * when we do, use tx/rx reinit routine and then construct a new CSR
 551  * to address data toggle, NYET, and DMA or PIO.
 552  *
 553  * it's possible that driver bugs (especially for DMA) or aborting a
 554  * transfer might have left the endpoint busier than it should be.
 555  * the busy/not-empty tests are basically paranoia.
 556  */
 557 static void
 558 musb_rx_reinit(struct musb *musb, struct musb_qh *qh, struct musb_hw_ep *ep)
 559 {
 560         u16     csr;
 561
 562         /* NOTE:  we know the "rx" fifo reinit never triggers for ep0.
 563          * That always uses tx_reinit since ep0 repurposes TX register
 564          * offsets; the initial SETUP packet is also a kind of OUT.
 565          */
 566
 567         /* if programmed for Tx, put it in RX mode */
 568         if (ep->is_shared_fifo) {
 569                 csr = musb_readw(ep->regs, MUSB_TXCSR);
 570                 if (csr & MUSB_TXCSR_MODE) {
 571                         musb_h_tx_flush_fifo(ep);
 572                         csr = musb_readw(ep->regs, MUSB_TXCSR);
 573                         musb_writew(ep->regs, MUSB_TXCSR,
 574                                     csr | MUSB_TXCSR_FRCDATATOG);
 575                 }
 576
 577                 /*
 578                  * Clear the MODE bit (and everything else) to enable Rx.
 579                  * NOTE: we mustn't clear the DMAMODE bit before DMAENAB.
 580                  */
 581                 if (csr & MUSB_TXCSR_DMAMODE)
 582                         musb_writew(ep->regs, MUSB_TXCSR, MUSB_TXCSR_DMAMODE);
 583                 musb_writew(ep->regs, MUSB_TXCSR, 0);
 584
 585         /* scrub all previous state, clearing toggle */
 586         } else {
 587                 csr = musb_readw(ep->regs, MUSB_RXCSR);
 588                 if (csr & MUSB_RXCSR_RXPKTRDY)
 589                         WARNING("rx%d, packet/%d ready?\n", ep->epnum,
 590                                 musb_readw(ep->regs, MUSB_RXCOUNT));
 591
 592                 musb_h_flush_rxfifo(ep, MUSB_RXCSR_CLRDATATOG);
 593         }
 594
 595         /* target addr and (for multipoint) hub addr/port */
 596         if (musb->is_multipoint) {
 597                 musb_write_rxfunaddr(ep->target_regs, qh->addr_reg);
 598                 musb_write_rxhubaddr(ep->target_regs, qh->h_addr_reg);
 599                 musb_write_rxhubport(ep->target_regs, qh->h_port_reg);
 600
 601         } else
 602                 musb_writeb(musb->mregs, MUSB_FADDR, qh->addr_reg);
 603
 604         /* protocol/endpoint, interval/NAKlimit, i/o size */
 605         musb_writeb(ep->regs, MUSB_RXTYPE, qh->type_reg);
 606         musb_writeb(ep->regs, MUSB_RXINTERVAL, qh->intv_reg);
 607         /* NOTE: bulk combining rewrites high bits of maxpacket */
 608         /* Set RXMAXP with the FIFO size of the endpoint
 609          * to disable double buffer mode.
 610          */
 611         if (musb->hwvers < MUSB_HWVERS_2000)
 612                 musb_writew(ep->regs, MUSB_RXMAXP, ep->max_packet_sz_rx);
 613         else
 614                 musb_writew(ep->regs, MUSB_RXMAXP,
 615                                 qh->maxpacket | ((qh->hb_mult - 1) << 11));
 616
 617         ep->rx_reinit = 0;
 618 }
 619
 620 static bool musb_tx_dma_program(struct dma_controller *dma,
 621                 struct musb_hw_ep *hw_ep, struct musb_qh *qh,
 622                 struct urb *urb, u32 offset, u32 length)
 623 {
 624         struct dma_channel      *channel = hw_ep->tx_channel;
 625         void __iomem            *epio = hw_ep->regs;
 626         u16                     pkt_size = qh->maxpacket;
 627         u16                     csr;
 628         u8                      mode;
 629
 630 #ifdef  CONFIG_USB_INVENTRA_DMA
 631         if (length > channel->max_len)
 632                 length = channel->max_len;
 633
 634         csr = musb_readw(epio, MUSB_TXCSR);
 635         if (length > pkt_size) {
 636                 mode = 1;
 637                 csr |= MUSB_TXCSR_DMAMODE | MUSB_TXCSR_DMAENAB;
 638                 /* autoset shouldn't be set in high bandwidth */
 639                 if (qh->hb_mult == 1)
 640                         csr |= MUSB_TXCSR_AUTOSET;
 641         } else {
 642                 mode = 0;
 643                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAMODE);
 644                 csr |= MUSB_TXCSR_DMAENAB; /* against programmer's guide */
 645         }
 646         channel->desired_mode = mode;
 647         musb_writew(epio, MUSB_TXCSR, csr);
 648 #else
 649         if (!is_cppi_enabled() && !tusb_dma_omap())
 650                 return false;
 651
 652         channel->actual_len = 0;
 653
 654         /*
 655          * TX uses "RNDIS" mode automatically but needs help
 656          * to identify the zero-length-final-packet case.
 657          */
 658         mode = (urb->transfer_flags & URB_ZERO_PACKET) ? 1 : 0;
 659 #endif
 660
 661         qh->segsize = length;
 662
 663         /*
 664          * Ensure the data reaches to main memory before starting
 665          * DMA transfer
 666          */
 667         wmb();
 668
 669         if (!dma->channel_program(channel, pkt_size, mode,
 670                         urb->transfer_dma + offset, length)) {
 671                 dma->channel_release(channel);
 672                 hw_ep->tx_channel = NULL;
 673
 674                 csr = musb_readw(epio, MUSB_TXCSR);
 675                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAENAB);
 676                 musb_writew(epio, MUSB_TXCSR, csr | MUSB_TXCSR_H_WZC_BITS);
 677                 return false;
 678         }
 679         return true;
 680 }
 681
 682 /*
 683  * Program an HDRC endpoint as per the given URB
 684  * Context: irqs blocked, controller lock held
 685  */
 686 static void musb_ep_program(struct musb *musb, u8 epnum,
 687                         struct urb *urb, int is_out,
 688                         u8 *buf, u32 offset, u32 len)
 689 {
 690         struct dma_controller   *dma_controller;
 691         struct dma_channel      *dma_channel;
 692         u8                      dma_ok;
 693         void __iomem            *mbase = musb->mregs;
 694         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
 695         void __iomem            *epio = hw_ep->regs;
 696         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, !is_out);
 697         u16                     packet_sz = qh->maxpacket;
 698
 699         DBG(3, "%s hw%d urb %p spd%d dev%d ep%d%s "
 700                                 "h_addr%02x h_port%02x bytes %d\n",
 701                         is_out ? "-->" : "<--",
 702                         epnum, urb, urb->dev->speed,
 703                         qh->addr_reg, qh->epnum, is_out ? "out" : "in",
 704                         qh->h_addr_reg, qh->h_port_reg,
 705                         len);
 706
 707         musb_ep_select(mbase, epnum);
 708
 709         /* candidate for DMA? */
 710         dma_controller = musb->dma_controller;
 711         if (is_dma_capable() && epnum && dma_controller) {
 712                 dma_channel = is_out ? hw_ep->tx_channel : hw_ep->rx_channel;
 713                 if (!dma_channel) {
 714                         dma_channel = dma_controller->channel_alloc(
 715                                         dma_controller, hw_ep, is_out);
 716                         if (is_out)
 717                                 hw_ep->tx_channel = dma_channel;
 718                         else
 719                                 hw_ep->rx_channel = dma_channel;
 720                 }
 721         } else
 722                 dma_channel = NULL;
 723
 724         /* make sure we clear DMAEnab, autoSet bits from previous run */
 725
 726         /* OUT/transmit/EP0 or IN/receive? */
 727         if (is_out) {
 728                 u16     csr;
 729                 u16     int_txe;
 730                 u16     load_count;
 731
 732                 csr = musb_readw(epio, MUSB_TXCSR);
 733
 734                 /* disable interrupt in case we flush */
 735                 int_txe = musb_readw(mbase, MUSB_INTRTXE);
 736                 musb_writew(mbase, MUSB_INTRTXE, int_txe & ~(1 << epnum));
 737
 738                 /* general endpoint setup */
 739                 if (epnum) {
 740                         /* flush all old state, set default */
 741                         musb_h_tx_flush_fifo(hw_ep);
 742
 743                         /*
 744                          * We must not clear the DMAMODE bit before or in
 745                          * the same cycle with the DMAENAB bit, so we clear
 746                          * the latter first...
 747                          */
 748                         csr &= ~(MUSB_TXCSR_H_NAKTIMEOUT
 749                                         | MUSB_TXCSR_AUTOSET
 750                                         | MUSB_TXCSR_DMAENAB
 751                                         | MUSB_TXCSR_FRCDATATOG
 752                                         | MUSB_TXCSR_H_RXSTALL
 753                                         | MUSB_TXCSR_H_ERROR
 754                                         | MUSB_TXCSR_TXPKTRDY
 755                                         );
 756                         csr |= MUSB_TXCSR_MODE;
 757
 758                         if (usb_gettoggle(urb->dev, qh->epnum, 1))
 759                                 csr |= MUSB_TXCSR_H_WR_DATATOGGLE
 760                                         | MUSB_TXCSR_H_DATATOGGLE;
 761                         else
 762                                 csr |= MUSB_TXCSR_CLRDATATOG;
 763
 764                         musb_writew(epio, MUSB_TXCSR, csr);
 765                         /* REVISIT may need to clear FLUSHFIFO ... */
 766                         csr &= ~MUSB_TXCSR_DMAMODE;
 767                         musb_writew(epio, MUSB_TXCSR, csr);
 768                         csr = musb_readw(epio, MUSB_TXCSR);
 769                 } else {
 770                         /* endpoint 0: just flush */
 771                         musb_h_ep0_flush_fifo(hw_ep);
 772                 }
 773
 774                 /* target addr and (for multipoint) hub addr/port */
 775                 if (musb->is_multipoint) {
 776                         musb_write_txfunaddr(mbase, epnum, qh->addr_reg);
 777                         musb_write_txhubaddr(mbase, epnum, qh->h_addr_reg);
 778                         musb_write_txhubport(mbase, epnum, qh->h_port_reg);
 779 /* FIXME if !epnum, do the same for RX ... */
 780                 } else
 781                         musb_writeb(mbase, MUSB_FADDR, qh->addr_reg);
 782
 783                 /* protocol/endpoint/interval/NAKlimit */
 784                 if (epnum) {
 785                         musb_writeb(epio, MUSB_TXTYPE, qh->type_reg);
 786                         if (can_bulk_split(musb, qh->type))
 787                                 musb_writew(epio, MUSB_TXMAXP,
 788                                         packet_sz
 789                                         | ((hw_ep->max_packet_sz_tx /
 790                                                 packet_sz) - 1) << 11);
 791                         else
 792                                 musb_writew(epio, MUSB_TXMAXP,
 793                                         packet_sz);
 794                         musb_writeb(epio, MUSB_TXINTERVAL, qh->intv_reg);
 795                 } else {
 796                         musb_writeb(epio, MUSB_NAKLIMIT0, qh->intv_reg);
 797                         if (musb->is_multipoint)
 798                                 musb_writeb(epio, MUSB_TYPE0,
 799                                                 qh->type_reg);
 800                 }
 801
 802                 if (can_bulk_split(musb, qh->type))
 803                         load_count = min((u32) hw_ep->max_packet_sz_tx,
 804                                                 len);
 805                 else
 806                         load_count = min((u32) packet_sz, len);
 807
 808                 if (dma_channel && musb_tx_dma_program(dma_controller,
 809                                         hw_ep, qh, urb, offset, len))
 810                         load_count = 0;
 811
 812                 if (load_count) {
 813                         /* PIO to load FIFO */
 814                         qh->segsize = load_count;
 815                         musb_write_fifo(hw_ep, load_count, buf);
 816                 }
 817
 818                 /* re-enable interrupt */
 819                 musb_writew(mbase, MUSB_INTRTXE, int_txe);
 820
 821         /* IN/receive */
 822         } else {
 823                 u16     csr;
 824
 825                 if (hw_ep->rx_reinit) {
 826                         musb_rx_reinit(musb, qh, hw_ep);
 827
 828                         /* init new state: toggle and NYET, maybe DMA later */
 829                         if (usb_gettoggle(urb->dev, qh->epnum, 0))
 830                                 csr = MUSB_RXCSR_H_WR_DATATOGGLE
 831                                         | MUSB_RXCSR_H_DATATOGGLE;
 832                         else
 833                                 csr = 0;
 834                         if (qh->type == USB_ENDPOINT_XFER_INT)
 835                                 csr |= MUSB_RXCSR_DISNYET;
 836
 837                 } else {
 838                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 839
 840                         if (csr & (MUSB_RXCSR_RXPKTRDY
 841                                         | MUSB_RXCSR_DMAENAB
 842                                         | MUSB_RXCSR_H_REQPKT))
 843                                 ERR("broken !rx_reinit, ep%d csr %04x\n",
 844                                                 hw_ep->epnum, csr);
 845
 846                         /* scrub any stale state, leaving toggle alone */
 847                         csr &= MUSB_RXCSR_DISNYET;
 848                 }
 849
 850                 /* kick things off */
 851
 852                 if ((is_cppi_enabled() || tusb_dma_omap()) && dma_channel) {
 853                         /* candidate for DMA */
 854                         if (dma_channel) {
 855                                 dma_channel->actual_len = 0L;
 856                                 qh->segsize = len;
 857
 858                                 /* AUTOREQ is in a DMA register */
 859                                 musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 860                                 csr = musb_readw(hw_ep->regs,
 861                                                 MUSB_RXCSR);
 862
 863                                 /* unless caller treats short rx transfers as
 864                                  * errors, we dare not queue multiple transfers.
 865                                  */
 866                                 dma_ok = dma_controller->channel_program(
 867                                                 dma_channel, packet_sz,
 868                                                 !(urb->transfer_flags
 869                                                         & URB_SHORT_NOT_OK),
 870                                                 urb->transfer_dma + offset,
 871                                                 qh->segsize);
 872                                 if (!dma_ok) {
 873                                         dma_controller->channel_release(
 874                                                         dma_channel);
 875                                         hw_ep->rx_channel = NULL;
 876                                         dma_channel = NULL;
 877                                 } else
 878                                         csr |= MUSB_RXCSR_DMAENAB;
 879                         }
 880                 }
 881
 882                 csr |= MUSB_RXCSR_H_REQPKT;
 883                 DBG(7, "RXCSR%d := %04x\n", epnum, csr);
 884                 musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 885                 csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 886         }
 887 }
 888
 889
 890 /*
 891  * Service the default endpoint (ep0) as host.
 892  * Return true until it's time to start the status stage.
 893  */
 894 static bool musb_h_ep0_continue(struct musb *musb, u16 len, struct urb *urb)
 895 {
 896         bool                     more = false;
 897         u8                      *fifo_dest = NULL;
 898         u16                     fifo_count = 0;
 899         struct musb_hw_ep       *hw_ep = musb->control_ep;
 900         struct musb_qh          *qh = hw_ep->in_qh;
 901         struct usb_ctrlrequest  *request;
 902
 903         switch (musb->ep0_stage) {
 904         case MUSB_EP0_IN:
 905                 fifo_dest = urb->transfer_buffer + urb->actual_length;
 906                 fifo_count = min_t(size_t, len, urb->transfer_buffer_length -
 907                                    urb->actual_length);
 908                 if (fifo_count < len)
 909                         urb->status = -EOVERFLOW;
 910
 911                 musb_read_fifo(hw_ep, fifo_count, fifo_dest);
 912
 913                 urb->actual_length += fifo_count;
 914                 if (len < qh->maxpacket) {
 915                         /* always terminate on short read; it's
 916                          * rarely reported as an error.
 917                          */
 918                 } else if (urb->actual_length <
 919                                 urb->transfer_buffer_length)
 920                         more = true;
 921                 break;
 922         case MUSB_EP0_START:
 923                 request = (struct usb_ctrlrequest *) urb->setup_packet;
 924
 925                 if (!request->wLength) {
 926                         DBG(4, "start no-DATA\n");
 927                         break;
 928                 } else if (request->bRequestType & USB_DIR_IN) {
 929                         DBG(4, "start IN-DATA\n");
 930                         musb->ep0_stage = MUSB_EP0_IN;
 931                         more = true;
 932                         break;
 933                 } else {
 934                         DBG(4, "start OUT-DATA\n");
 935                         musb->ep0_stage = MUSB_EP0_OUT;
 936                         more = true;
 937                 }
 938                 /* FALLTHROUGH */
 939         case MUSB_EP0_OUT:
 940                 fifo_count = min_t(size_t, qh->maxpacket,
 941                                    urb->transfer_buffer_length -
 942                                    urb->actual_length);
 943                 if (fifo_count) {
 944                         fifo_dest = (u8 *) (urb->transfer_buffer
 945                                         + urb->actual_length);
 946                         DBG(3, "Sending %d byte%s to ep0 fifo %p\n",
 947                                         fifo_count,
 948                                         (fifo_count == 1) ? "" : "s",
 949                                         fifo_dest);
 950                         musb_write_fifo(hw_ep, fifo_count, fifo_dest);
 951
 952                         urb->actual_length += fifo_count;
 953                         more = true;
 954                 }
 955                 break;
 956         default:
 957                 ERR("bogus ep0 stage %d\n", musb->ep0_stage);
 958                 break;
 959         }
 960
 961         return more;
 962 }
 963
 964 /*
 965  * Handle default endpoint interrupt as host. Only called in IRQ time
 966  * from musb_interrupt().
 967  *
 968  * called with controller irqlocked
 969  */
 970 irqreturn_t musb_h_ep0_irq(struct musb *musb)
 971 {
 972         struct urb              *urb;
 973         u16                     csr, len;
 974         int                     status = 0;
 975         void __iomem            *mbase = musb->mregs;
 976         struct musb_hw_ep       *hw_ep = musb->control_ep;
 977         void __iomem            *epio = hw_ep->regs;
 978         struct musb_qh          *qh = hw_ep->in_qh;
 979         bool                    complete = false;
 980         irqreturn_t             retval = IRQ_NONE;
 981
 982         /* ep0 only has one queue, "in" */
 983         urb = next_urb(qh);
 984
 985         musb_ep_select(mbase, 0);
 986         csr = musb_readw(epio, MUSB_CSR0);
 987         len = (csr & MUSB_CSR0_RXPKTRDY)
 988                         ? musb_readb(epio, MUSB_COUNT0)
 989                         : 0;
 990
 991         DBG(4, "<== csr0 %04x, qh %p, count %d, urb %p, stage %d\n",
 992                 csr, qh, len, urb, musb->ep0_stage);
 993
 994         /* if we just did status stage, we are done */
 995         if (MUSB_EP0_STATUS == musb->ep0_stage) {
 996                 retval = IRQ_HANDLED;
 997                 complete = true;
 998         }
 999
1000         /* prepare status */
1001         if (csr & MUSB_CSR0_H_RXSTALL) {
1002                 DBG(6, "STALLING ENDPOINT\n");
1003                 status = -EPIPE;
1004
1005         } else if (csr & MUSB_CSR0_H_ERROR) {
1006                 DBG(2, "no response, csr0 %04x\n", csr);
1007                 status = -EPROTO;
1008
1009         } else if (csr & MUSB_CSR0_H_NAKTIMEOUT) {
1010                 DBG(2, "control NAK timeout\n");
1011
1012                 /* NOTE:  this code path would be a good place to PAUSE a
1013                  * control transfer, if another one is queued, so that
1014                  * ep0 is more likely to stay busy.  That's already done
1015                  * for bulk RX transfers.
1016                  *
1017                  * if (qh->ring.next != &musb->control), then
1018                  * we have a candidate... NAKing is *NOT* an error
1019                  */
1020                 musb_writew(epio, MUSB_CSR0, 0);
1021                 retval = IRQ_HANDLED;
1022         }
1023
1024         if (status) {
1025                 DBG(6, "aborting\n");
1026                 retval = IRQ_HANDLED;
1027                 if (urb)
1028                         urb->status = status;
1029                 complete = true;
1030
1031                 /* use the proper sequence to abort the transfer */
1032                 if (csr & MUSB_CSR0_H_REQPKT) {
1033                         csr &= ~MUSB_CSR0_H_REQPKT;
1034                         musb_writew(epio, MUSB_CSR0, csr);
1035                         csr &= ~MUSB_CSR0_H_NAKTIMEOUT;
1036                         musb_writew(epio, MUSB_CSR0, csr);
1037                 } else {
1038                         musb_h_ep0_flush_fifo(hw_ep);
1039                 }
1040
1041                 musb_writeb(epio, MUSB_NAKLIMIT0, 0);
1042
1043                 /* clear it */
1044                 musb_writew(epio, MUSB_CSR0, 0);
1045         }
1046
1047         if (unlikely(!urb)) {
1048                 /* stop endpoint since we have no place for its data, this
1049                  * SHOULD NEVER HAPPEN! */
1050                 ERR("no URB for end 0\n");
1051
1052                 musb_h_ep0_flush_fifo(hw_ep);
1053                 goto done;
1054         }
1055
1056         if (!complete) {
1057                 /* call common logic and prepare response */
1058                 if (musb_h_ep0_continue(musb, len, urb)) {
1059                         /* more packets required */
1060                         csr = (MUSB_EP0_IN == musb->ep0_stage)
1061                                 ?  MUSB_CSR0_H_REQPKT : MUSB_CSR0_TXPKTRDY;
1062                 } else {
1063                         /* data transfer complete; perform status phase */
1064                         if (usb_pipeout(urb->pipe)
1065                                         || !urb->transfer_buffer_length)
1066                                 csr = MUSB_CSR0_H_STATUSPKT
1067                                         | MUSB_CSR0_H_REQPKT;
1068                         else
1069                                 csr = MUSB_CSR0_H_STATUSPKT
1070                                         | MUSB_CSR0_TXPKTRDY;
1071
1072                         /* flag status stage */
1073                         musb->ep0_stage = MUSB_EP0_STATUS;
1074
1075                         DBG(5, "ep0 STATUS, csr %04x\n", csr);
1076
1077                 }
1078                 musb_writew(epio, MUSB_CSR0, csr);
1079                 retval = IRQ_HANDLED;
1080         } else
1081                 musb->ep0_stage = MUSB_EP0_IDLE;
1082
1083         /* call completion handler if done */
1084         if (complete)
1085                 musb_advance_schedule(musb, urb, hw_ep, 1);
1086 done:
1087         return retval;
1088 }
1089
1090
1091 #ifdef CONFIG_USB_INVENTRA_DMA
1092
1093 /* Host side TX (OUT) using Mentor DMA works as follows:
1094         submit_urb ->
1095                 - if queue was empty, Program Endpoint
1096                 - ... which starts DMA to fifo in mode 1 or 0
1097
1098         DMA Isr (transfer complete) -> TxAvail()
1099                 - Stop DMA (~DmaEnab)   (<--- Alert ... currently happens
1100                                         only in musb_cleanup_urb)
1101                 - TxPktRdy has to be set in mode 0 or for
1102                         short packets in mode 1.
1103 */
1104
1105 #endif
1106
1107 /* Service a Tx-Available or dma completion irq for the endpoint */
1108 void musb_host_tx(struct musb *musb, u8 epnum)
1109 {
1110         int                     pipe;
1111         bool                    done = false;
1112         u16                     tx_csr;
1113         size_t                  length = 0;
1114         size_t                  offset = 0;
1115         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1116         void __iomem            *epio = hw_ep->regs;
1117         struct musb_qh          *qh = hw_ep->out_qh;
1118         struct urb              *urb = next_urb(qh);
1119         u32                     status = 0;
1120         void __iomem            *mbase = musb->mregs;
1121         struct dma_channel      *dma;
1122
1123         musb_ep_select(mbase, epnum);
1124         tx_csr = musb_readw(epio, MUSB_TXCSR);
1125
1126         /* with CPPI, DMA sometimes triggers "extra" irqs */
1127         if (!urb) {
1128                 DBG(4, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1129                 return;
1130         }
1131
1132         pipe = urb->pipe;
1133         dma = is_dma_capable() ? hw_ep->tx_channel : NULL;
1134         DBG(4, "OUT/TX%d end, csr %04x%s\n", epnum, tx_csr,
1135                         dma ? ", dma" : "");
1136
1137         /* check for errors */
1138         if (tx_csr & MUSB_TXCSR_H_RXSTALL) {
1139                 /* dma was disabled, fifo flushed */
1140                 DBG(3, "TX end %d stall\n", epnum);
1141
1142                 /* stall; record URB status */
1143                 status = -EPIPE;
1144
1145         } else if (tx_csr & MUSB_TXCSR_H_ERROR) {
1146                 /* (NON-ISO) dma was disabled, fifo flushed */
1147                 DBG(3, "TX 3strikes on ep=%d\n", epnum);
1148
1149                 status = -ETIMEDOUT;
1150
1151         } else if (tx_csr & MUSB_TXCSR_H_NAKTIMEOUT) {
1152                 DBG(6, "TX end=%d device not responding\n", epnum);
1153
1154                 /* NOTE:  this code path would be a good place to PAUSE a
1155                  * transfer, if there's some other (nonperiodic) tx urb
1156                  * that could use this fifo.  (dma complicates it...)
1157                  * That's already done for bulk RX transfers.
1158                  *
1159                  * if (bulk && qh->ring.next != &musb->out_bulk), then
1160                  * we have a candidate... NAKing is *NOT* an error
1161                  */
1162                 musb_ep_select(mbase, epnum);
1163                 musb_writew(epio, MUSB_TXCSR,
1164                                 MUSB_TXCSR_H_WZC_BITS
1165                                 | MUSB_TXCSR_TXPKTRDY);
1166                 return;
1167         }
1168
1169         if (status) {
1170                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1171                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1172                         (void) musb->dma_controller->channel_abort(dma);
1173                 }
1174
1175                 /* do the proper sequence to abort the transfer in the
1176                  * usb core; the dma engine should already be stopped.
1177                  */
1178                 musb_h_tx_flush_fifo(hw_ep);
1179                 tx_csr &= ~(MUSB_TXCSR_AUTOSET
1180                                 | MUSB_TXCSR_DMAENAB
1181                                 | MUSB_TXCSR_H_ERROR
1182                                 | MUSB_TXCSR_H_RXSTALL
1183                                 | MUSB_TXCSR_H_NAKTIMEOUT
1184                                 );
1185
1186                 musb_ep_select(mbase, epnum);
1187                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1188                 /* REVISIT may need to clear FLUSHFIFO ... */
1189                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1190                 musb_writeb(epio, MUSB_TXINTERVAL, 0);
1191
1192                 done = true;
1193         }
1194
1195         /* second cppi case */
1196         if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1197                 DBG(4, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1198                 return;
1199         }
1200
1201         if (is_dma_capable() && dma && !status) {
1202                 /*
1203                  * DMA has completed.  But if we're using DMA mode 1 (multi
1204                  * packet DMA), we need a terminal TXPKTRDY interrupt before
1205                  * we can consider this transfer completed, lest we trash
1206                  * its last packet when writing the next URB's data.  So we
1207                  * switch back to mode 0 to get that interrupt; we'll come
1208                  * back here once it happens.
1209                  */
1210                 if (tx_csr & MUSB_TXCSR_DMAMODE) {
1211                         /*
1212                          * We shouldn't clear DMAMODE with DMAENAB set; so
1213                          * clear them in a safe order.  That should be OK
1214                          * once TXPKTRDY has been set (and I've never seen
1215                          * it being 0 at this moment -- DMA interrupt latency
1216                          * is significant) but if it hasn't been then we have
1217                          * no choice but to stop being polite and ignore the
1218                          * programmer's guide... :-)
1219                          *
1220                          * Note that we must write TXCSR with TXPKTRDY cleared
1221                          * in order not to re-trigger the packet send (this bit
1222                          * can't be cleared by CPU), and there's another caveat:
1223                          * TXPKTRDY may be set shortly and then cleared in the
1224                          * double-buffered FIFO mode, so we do an extra TXCSR
1225                          * read for debouncing...
1226                          */
1227                         tx_csr &= musb_readw(epio, MUSB_TXCSR);
1228                         if (tx_csr & MUSB_TXCSR_TXPKTRDY) {
1229                                 tx_csr &= ~(MUSB_TXCSR_DMAENAB |
1230                                             MUSB_TXCSR_TXPKTRDY);
1231                                 musb_writew(epio, MUSB_TXCSR,
1232                                             tx_csr | MUSB_TXCSR_H_WZC_BITS);
1233                         }
1234                         tx_csr &= ~(MUSB_TXCSR_DMAMODE |
1235                                     MUSB_TXCSR_TXPKTRDY);
1236                         musb_writew(epio, MUSB_TXCSR,
1237                                     tx_csr | MUSB_TXCSR_H_WZC_BITS);
1238
1239                         /*
1240                          * There is no guarantee that we'll get an interrupt
1241                          * after clearing DMAMODE as we might have done this
1242                          * too late (after TXPKTRDY was cleared by controller).
1243                          * Re-read TXCSR as we have spoiled its previous value.
1244                          */
1245                         tx_csr = musb_readw(epio, MUSB_TXCSR);
1246                 }
1247
1248                 /*
1249                  * We may get here from a DMA completion or TXPKTRDY interrupt.
1250                  * In any case, we must check the FIFO status here and bail out
1251                  * only if the FIFO still has data -- that should prevent the
1252                  * "missed" TXPKTRDY interrupts and deal with double-buffered
1253                  * FIFO mode too...
1254                  */
1255                 if (tx_csr & (MUSB_TXCSR_FIFONOTEMPTY | MUSB_TXCSR_TXPKTRDY)) {
1256                         DBG(2, "DMA complete but packet still in FIFO, "
1257                             "CSR %04x\n", tx_csr);
1258                         return;
1259                 }
1260         }
1261
1262         if (!status || dma || usb_pipeisoc(pipe)) {
1263                 if (dma)
1264                         length = dma->actual_len;
1265                 else
1266                         length = qh->segsize;
1267                 qh->offset += length;
1268
1269                 if (usb_pipeisoc(pipe)) {
1270                         struct usb_iso_packet_descriptor        *d;
1271
1272                         d = urb->iso_frame_desc + qh->iso_idx;
1273                         d->actual_length = length;
1274                         d->status = status;
1275                         if (++qh->iso_idx >= urb->number_of_packets) {
1276                                 done = true;
1277                         } else {
1278                                 d++;
1279                                 offset = d->offset;
1280                                 length = d->length;
1281                         }
1282                 } else if (dma) {
1283                         done = true;
1284                 } else {
1285                         /* see if we need to send more data, or ZLP */
1286                         if (qh->segsize < qh->maxpacket)
1287                                 done = true;
1288                         else if (qh->offset == urb->transfer_buffer_length
1289                                         && !(urb->transfer_flags
1290                                                 & URB_ZERO_PACKET))
1291                                 done = true;
1292                         if (!done) {
1293                                 offset = qh->offset;
1294                                 length = urb->transfer_buffer_length - offset;
1295                         }
1296                 }
1297         }
1298
1299         /* urb->status != -EINPROGRESS means request has been faulted,
1300          * so we must abort this transfer after cleanup
1301          */
1302         if (urb->status != -EINPROGRESS) {
1303                 done = true;
1304                 if (status == 0)
1305                         status = urb->status;
1306         }
1307
1308         if (done) {
1309                 /* set status */
1310                 urb->status = status;
1311                 urb->actual_length = qh->offset;
1312                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_OUT);
1313                 return;
1314         } else  if (usb_pipeisoc(pipe) && dma) {
1315                 if (musb_tx_dma_program(musb->dma_controller, hw_ep, qh, urb,
1316                                 offset, length)) {
1317                         if (is_cppi_enabled() || tusb_dma_omap())
1318                                 musb_h_tx_dma_start(hw_ep);
1319                         return;
1320                 }
1321         } else  if (tx_csr & MUSB_TXCSR_DMAENAB) {
1322                 DBG(1, "not complete, but DMA enabled?\n");
1323                 return;
1324         }
1325
1326         /*
1327          * PIO: start next packet in this URB.
1328          *
1329          * REVISIT: some docs say that when hw_ep->tx_double_buffered,
1330          * (and presumably, FIFO is not half-full) we should write *two*
1331          * packets before updating TXCSR; other docs disagree...
1332          */
1333         if (length > qh->maxpacket)
1334                 length = qh->maxpacket;
1335         musb_write_fifo(hw_ep, length, urb->transfer_buffer + offset);
1336         qh->segsize = length;
1337
1338         musb_ep_select(mbase, epnum);
1339         musb_writew(epio, MUSB_TXCSR,
1340                         MUSB_TXCSR_H_WZC_BITS | MUSB_TXCSR_TXPKTRDY);
1341 }
1342
1343
1344 #ifdef CONFIG_USB_INVENTRA_DMA
1345
1346 /* Host side RX (IN) using Mentor DMA works as follows:
1347         submit_urb ->
1348                 - if queue was empty, ProgramEndpoint
1349                 - first IN token is sent out (by setting ReqPkt)
1350         LinuxIsr -> RxReady()
1351         /\      => first packet is received
1352         |       - Set in mode 0 (DmaEnab, ~ReqPkt)
1353         |               -> DMA Isr (transfer complete) -> RxReady()
1354         |                   - Ack receive (~RxPktRdy), turn off DMA (~DmaEnab)
1355         |                   - if urb not complete, send next IN token (ReqPkt)
1356         |                          |            else complete urb.
1357         |                          |
1358         ---------------------------
1359  *
1360  * Nuances of mode 1:
1361  *      For short packets, no ack (+RxPktRdy) is sent automatically
1362  *      (even if AutoClear is ON)
1363  *      For full packets, ack (~RxPktRdy) and next IN token (+ReqPkt) is sent
1364  *      automatically => major problem, as collecting the next packet becomes
1365  *      difficult. Hence mode 1 is not used.
1366  *
1367  * REVISIT
1368  *      All we care about at this driver level is that
1369  *       (a) all URBs terminate with REQPKT cleared and fifo(s) empty;
1370  *       (b) termination conditions are: short RX, or buffer full;
1371  *       (c) fault modes include
1372  *           - iff URB_SHORT_NOT_OK, short RX status is -EREMOTEIO.
1373  *             (and that endpoint's dma queue stops immediately)
1374  *           - overflow (full, PLUS more bytes in the terminal packet)
1375  *
1376  *      So for example, usb-storage sets URB_SHORT_NOT_OK, and would
1377  *      thus be a great candidate for using mode 1 ... for all but the
1378  *      last packet of one URB's transfer.
1379  */
1380
1381 #endif
1382
1383 /* Schedule next QH from musb->in_bulk and move the current qh to
1384  * the end; avoids starvation for other endpoints.
1385  */
1386 static void musb_bulk_rx_nak_timeout(struct musb *musb, struct musb_hw_ep *ep)
1387 {
1388         struct dma_channel      *dma;
1389         struct urb              *urb;
1390         void __iomem            *mbase = musb->mregs;
1391         void __iomem            *epio = ep->regs;
1392         struct musb_qh          *cur_qh, *next_qh;
1393         u16                     rx_csr;
1394
1395         musb_ep_select(mbase, ep->epnum);
1396         dma = is_dma_capable() ? ep->rx_channel : NULL;
1397
1398         /* clear nak timeout bit */
1399         rx_csr = musb_readw(epio, MUSB_RXCSR);
1400         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1401         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1402         musb_writew(epio, MUSB_RXCSR, rx_csr);
1403
1404         cur_qh = first_qh(&musb->in_bulk);
1405         if (cur_qh) {
1406                 urb = next_urb(cur_qh);
1407                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1408                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1409                         musb->dma_controller->channel_abort(dma);
1410                         urb->actual_length += dma->actual_len;
1411                         dma->actual_len = 0L;
1412                 }
1413                 musb_save_toggle(cur_qh, 1, urb);
1414
1415                 /* move cur_qh to end of queue */
1416                 list_move_tail(&cur_qh->ring, &musb->in_bulk);
1417
1418                 /* get the next qh from musb->in_bulk */
1419                 next_qh = first_qh(&musb->in_bulk);
1420
1421                 /* set rx_reinit and schedule the next qh */
1422                 ep->rx_reinit = 1;
1423                 musb_start_urb(musb, 1, next_qh);
1424         }
1425 }
1426
1427 /*
1428  * Service an RX interrupt for the given IN endpoint; docs cover bulk, iso,
1429  * and high-bandwidth IN transfer cases.
1430  */
1431 void musb_host_rx(struct musb *musb, u8 epnum)
1432 {
1433         struct urb              *urb;
1434         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1435         void __iomem            *epio = hw_ep->regs;
1436         struct musb_qh          *qh = hw_ep->in_qh;
1437         size_t                  xfer_len;
1438         void __iomem            *mbase = musb->mregs;
1439         int                     pipe;
1440         u16                     rx_csr, val;
1441         bool                    iso_err = false;
1442         bool                    done = false;
1443         u32                     status;
1444         struct dma_channel      *dma;
1445
1446         musb_ep_select(mbase, epnum);
1447
1448         urb = next_urb(qh);
1449         dma = is_dma_capable() ? hw_ep->rx_channel : NULL;
1450         status = 0;
1451         xfer_len = 0;
1452
1453         rx_csr = musb_readw(epio, MUSB_RXCSR);
1454         val = rx_csr;
1455
1456         if (unlikely(!urb)) {
1457                 /* REVISIT -- THIS SHOULD NEVER HAPPEN ... but, at least
1458                  * usbtest #11 (unlinks) triggers it regularly, sometimes
1459                  * with fifo full.  (Only with DMA??)
1460                  */
1461                 DBG(3, "BOGUS RX%d ready, csr %04x, count %d\n", epnum, val,
1462                         musb_readw(epio, MUSB_RXCOUNT));
1463                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1464                 return;
1465         }
1466
1467         pipe = urb->pipe;
1468
1469         DBG(5, "<== hw %d rxcsr %04x, urb actual %d (+dma %zu)\n",
1470                 epnum, rx_csr, urb->actual_length,
1471                 dma ? dma->actual_len : 0);
1472
1473         /* check for errors, concurrent stall & unlink is not really
1474          * handled yet! */
1475         if (rx_csr & MUSB_RXCSR_H_RXSTALL) {
1476                 DBG(3, "RX end %d STALL\n", epnum);
1477
1478                 /* stall; record URB status */
1479                 status = -EPIPE;
1480
1481         } else if (rx_csr & MUSB_RXCSR_H_ERROR) {
1482                 DBG(3, "end %d RX proto error\n", epnum);
1483
1484                 status = -EPROTO;
1485                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1486
1487         } else if (rx_csr & MUSB_RXCSR_DATAERROR) {
1488
1489                 if (USB_ENDPOINT_XFER_ISOC != qh->type) {
1490                         DBG(6, "RX end %d NAK timeout\n", epnum);
1491
1492                         /* NOTE: NAKing is *NOT* an error, so we want to
1493                          * continue.  Except ... if there's a request for
1494                          * another QH, use that instead of starving it.
1495                          *
1496                          * Devices like Ethernet and serial adapters keep
1497                          * reads posted at all times, which will starve
1498                          * other devices without this logic.
1499                          */
1500                         if (usb_pipebulk(urb->pipe)
1501                                         && qh->mux == 1
1502                                         && !list_is_singular(&musb->in_bulk)) {
1503                                 musb_bulk_rx_nak_timeout(musb, hw_ep);
1504                                 return;
1505                         }
1506                         musb_ep_select(mbase, epnum);
1507                         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1508                         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1509                         musb_writew(epio, MUSB_RXCSR, rx_csr);
1510
1511                         goto finish;
1512                 } else {
1513                         DBG(4, "RX end %d ISO data error\n", epnum);
1514                         /* packet error reported later */
1515                         iso_err = true;
1516                 }
1517         } else if (rx_csr & MUSB_RXCSR_INCOMPRX) {
1518                 DBG(3, "end %d high bandwidth incomplete ISO packet RX\n",
1519                                 epnum);
1520                 status = -EPROTO;
1521         }
1522
1523         /* faults abort the transfer */
1524         if (status) {
1525                 /* clean up dma and collect transfer count */
1526                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1527                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1528                         (void) musb->dma_controller->channel_abort(dma);
1529                         xfer_len = dma->actual_len;
1530                 }
1531                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1532                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1533                 done = true;
1534                 goto finish;
1535         }
1536
1537         if (unlikely(dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY)) {
1538                 /* SHOULD NEVER HAPPEN ... but at least DaVinci has done it */
1539                 ERR("RX%d dma busy, csr %04x\n", epnum, rx_csr);
1540                 goto finish;
1541         }
1542
1543         /* thorough shutdown for now ... given more precise fault handling
1544          * and better queueing support, we might keep a DMA pipeline going
1545          * while processing this irq for earlier completions.
1546          */
1547
1548         /* FIXME this is _way_ too much in-line logic for Mentor DMA */
1549
1550 #ifndef CONFIG_USB_INVENTRA_DMA
1551         if (rx_csr & MUSB_RXCSR_H_REQPKT)  {
1552                 /* REVISIT this happened for a while on some short reads...
1553                  * the cleanup still needs investigation... looks bad...
1554                  * and also duplicates dma cleanup code above ... plus,
1555                  * shouldn't this be the "half full" double buffer case?
1556                  */
1557                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1558                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1559                         (void) musb->dma_controller->channel_abort(dma);
1560                         xfer_len = dma->actual_len;
1561                         done = true;
1562                 }
1563
1564                 DBG(2, "RXCSR%d %04x, reqpkt, len %zu%s\n", epnum, rx_csr,
1565                                 xfer_len, dma ? ", dma" : "");
1566                 rx_csr &= ~MUSB_RXCSR_H_REQPKT;
1567
1568                 musb_ep_select(mbase, epnum);
1569                 musb_writew(epio, MUSB_RXCSR,
1570                                 MUSB_RXCSR_H_WZC_BITS | rx_csr);
1571         }
1572 #endif
1573         if (dma && (rx_csr & MUSB_RXCSR_DMAENAB)) {
1574                 xfer_len = dma->actual_len;
1575
1576                 val &= ~(MUSB_RXCSR_DMAENAB
1577                         | MUSB_RXCSR_H_AUTOREQ
1578                         | MUSB_RXCSR_AUTOCLEAR
1579                         | MUSB_RXCSR_RXPKTRDY);
1580                 musb_writew(hw_ep->regs, MUSB_RXCSR, val);
1581
1582 #ifdef CONFIG_USB_INVENTRA_DMA
1583                 if (usb_pipeisoc(pipe)) {
1584                         struct usb_iso_packet_descriptor *d;
1585
1586                         d = urb->iso_frame_desc + qh->iso_idx;
1587                         d->actual_length = xfer_len;
1588
1589                         /* even if there was an error, we did the dma
1590                          * for iso_frame_desc->length
1591                          */
1592                         if (d->status != EILSEQ && d->status != -EOVERFLOW)
1593                                 d->status = 0;
1594
1595                         if (++qh->iso_idx >= urb->number_of_packets)
1596                                 done = true;
1597                         else
1598                                 done = false;
1599
1600                 } else  {
1601                 /* done if urb buffer is full or short packet is recd */
1602                 done = (urb->actual_length + xfer_len >=
1603                                 urb->transfer_buffer_length
1604                         || dma->actual_len < qh->maxpacket);
1605                 }
1606
1607                 /* send IN token for next packet, without AUTOREQ */
1608                 if (!done) {
1609                         val |= MUSB_RXCSR_H_REQPKT;
1610                         musb_writew(epio, MUSB_RXCSR,
1611                                 MUSB_RXCSR_H_WZC_BITS | val);
1612                 }
1613
1614                 DBG(4, "ep %d dma %s, rxcsr %04x, rxcount %d\n", epnum,
1615                         done ? "off" : "reset",
1616                         musb_readw(epio, MUSB_RXCSR),
1617                         musb_readw(epio, MUSB_RXCOUNT));
1618 #else
1619                 done = true;
1620 #endif
1621         } else if (urb->status == -EINPROGRESS) {
1622                 /* if no errors, be sure a packet is ready for unloading */
1623                 if (unlikely(!(rx_csr & MUSB_RXCSR_RXPKTRDY))) {
1624                         status = -EPROTO;
1625                         ERR("Rx interrupt with no errors or packet!\n");
1626
1627                         /* FIXME this is another "SHOULD NEVER HAPPEN" */
1628
1629 /* SCRUB (RX) */
1630                         /* do the proper sequence to abort the transfer */
1631                         musb_ep_select(mbase, epnum);
1632                         val &= ~MUSB_RXCSR_H_REQPKT;
1633                         musb_writew(epio, MUSB_RXCSR, val);
1634                         goto finish;
1635                 }
1636
1637                 /* we are expecting IN packets */
1638 #ifdef CONFIG_USB_INVENTRA_DMA
1639                 if (dma) {
1640                         struct dma_controller   *c;
1641                         u16                     rx_count;
1642                         int                     ret, length;
1643                         dma_addr_t              buf;
1644
1645                         rx_count = musb_readw(epio, MUSB_RXCOUNT);
1646
1647                         DBG(2, "RX%d count %d, buffer 0x%x len %d/%d\n",
1648                                         epnum, rx_count,
1649                                         urb->transfer_dma
1650                                                 + urb->actual_length,
1651                                         qh->offset,
1652                                         urb->transfer_buffer_length);
1653
1654                         c = musb->dma_controller;
1655
1656                         if (usb_pipeisoc(pipe)) {
1657                                 int d_status = 0;
1658                                 struct usb_iso_packet_descriptor *d;
1659
1660                                 d = urb->iso_frame_desc + qh->iso_idx;
1661
1662                                 if (iso_err) {
1663                                         d_status = -EILSEQ;
1664                                         urb->error_count++;
1665                                 }
1666                                 if (rx_count > d->length) {
1667                                         if (d_status == 0) {
1668                                                 d_status = -EOVERFLOW;
1669                                                 urb->error_count++;
1670                                         }
1671                                         DBG(2, "** OVERFLOW %d into %d\n",\
1672                                             rx_count, d->length);
1673
1674                                         length = d->length;
1675                                 } else
1676                                         length = rx_count;
1677                                 d->status = d_status;
1678                                 buf = urb->transfer_dma + d->offset;
1679                         } else {
1680                                 length = rx_count;
1681                                 buf = urb->transfer_dma +
1682                                                 urb->actual_length;
1683                         }
1684
1685                         dma->desired_mode = 0;
1686 #ifdef USE_MODE1
1687                         /* because of the issue below, mode 1 will
1688                          * only rarely behave with correct semantics.
1689                          */
1690                         if ((urb->transfer_flags &
1691                                                 URB_SHORT_NOT_OK)
1692                                 && (urb->transfer_buffer_length -
1693                                                 urb->actual_length)
1694                                         > qh->maxpacket)
1695                                 dma->desired_mode = 1;
1696                         if (rx_count < hw_ep->max_packet_sz_rx) {
1697                                 length = rx_count;
1698                                 dma->desired_mode = 0;
1699                         } else {
1700                                 length = urb->transfer_buffer_length;
1701                         }
1702 #endif
1703
1704 /* Disadvantage of using mode 1:
1705  *      It's basically usable only for mass storage class; essentially all
1706  *      other protocols also terminate transfers on short packets.
1707  *
1708  * Details:
1709  *      An extra IN token is sent at the end of the transfer (due to AUTOREQ)
1710  *      If you try to use mode 1 for (transfer_buffer_length - 512), and try
1711  *      to use the extra IN token to grab the last packet using mode 0, then
1712  *      the problem is that you cannot be sure when the device will send the
1713  *      last packet and RxPktRdy set. Sometimes the packet is recd too soon
1714  *      such that it gets lost when RxCSR is re-set at the end of the mode 1
1715  *      transfer, while sometimes it is recd just a little late so that if you
1716  *      try to configure for mode 0 soon after the mode 1 transfer is
1717  *      completed, you will find rxcount 0. Okay, so you might think why not
1718  *      wait for an interrupt when the pkt is recd. Well, you won't get any!
1719  */
1720
1721                         val = musb_readw(epio, MUSB_RXCSR);
1722                         val &= ~MUSB_RXCSR_H_REQPKT;
1723
1724                         if (dma->desired_mode == 0)
1725                                 val &= ~MUSB_RXCSR_H_AUTOREQ;
1726                         else
1727                                 val |= MUSB_RXCSR_H_AUTOREQ;
1728                         val |= MUSB_RXCSR_DMAENAB;
1729
1730                         /* autoclear shouldn't be set in high bandwidth */
1731                         if (qh->hb_mult == 1)
1732                                 val |= MUSB_RXCSR_AUTOCLEAR;
1733
1734                         musb_writew(epio, MUSB_RXCSR,
1735                                 MUSB_RXCSR_H_WZC_BITS | val);
1736
1737                         /* REVISIT if when actual_length != 0,
1738                          * transfer_buffer_length needs to be
1739                          * adjusted first...
1740                          */
1741                         ret = c->channel_program(
1742                                 dma, qh->maxpacket,
1743                                 dma->desired_mode, buf, length);
1744
1745                         if (!ret) {
1746                                 c->channel_release(dma);
1747                                 hw_ep->rx_channel = NULL;
1748                                 dma = NULL;
1749                                 /* REVISIT reset CSR */
1750                         }
1751                 }
1752 #endif  /* Mentor DMA */
1753
1754                 if (!dma) {
1755                         done = musb_host_packet_rx(musb, urb,
1756                                         epnum, iso_err);
1757                         DBG(6, "read %spacket\n", done ? "last " : "");
1758                 }
1759         }
1760
1761 finish:
1762         urb->actual_length += xfer_len;
1763         qh->offset += xfer_len;
1764         if (done) {
1765                 if (urb->status == -EINPROGRESS)
1766                         urb->status = status;
1767                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_IN);
1768         }
1769 }
1770
1771 /* schedule nodes correspond to peripheral endpoints, like an OHCI QH.
1772  * the software schedule associates multiple such nodes with a given
1773  * host side hardware endpoint + direction; scheduling may activate
1774  * that hardware endpoint.
1775  */
1776 static int musb_schedule(
1777         struct musb             *musb,
1778         struct musb_qh          *qh,
1779         int                     is_in)
1780 {
1781         int                     idle;
1782         int                     best_diff;
1783         int                     best_end, epnum;
1784         struct musb_hw_ep       *hw_ep = NULL;
1785         struct list_head        *head = NULL;
1786         u8                      toggle;
1787         u8                      txtype;
1788         struct urb              *urb = next_urb(qh);
1789
1790         /* use fixed hardware for control and bulk */
1791         if (qh->type == USB_ENDPOINT_XFER_CONTROL) {
1792                 head = &musb->control;
1793                 hw_ep = musb->control_ep;
1794                 goto success;
1795         }
1796
1797         /* else, periodic transfers get muxed to other endpoints */
1798
1799         /*
1800          * We know this qh hasn't been scheduled, so all we need to do
1801          * is choose which hardware endpoint to put it on ...
1802          *
1803          * REVISIT what we really want here is a regular schedule tree
1804          * like e.g. OHCI uses.
1805          */
1806         best_diff = 4096;
1807         best_end = -1;
1808
1809         for (epnum = 1, hw_ep = musb->endpoints + 1;
1810                         epnum < musb->nr_endpoints;
1811                         epnum++, hw_ep++) {
1812                 int     diff;
1813
1814                 if (musb_ep_get_qh(hw_ep, is_in) != NULL)
1815                         continue;
1816
1817                 if (hw_ep == musb->bulk_ep)
1818                         continue;
1819
1820                 if (is_in)
1821                         diff = hw_ep->max_packet_sz_rx;
1822                 else
1823                         diff = hw_ep->max_packet_sz_tx;
1824                 diff -= (qh->maxpacket * qh->hb_mult);
1825
1826                 if (diff >= 0 && best_diff > diff) {
1827
1828                         /*
1829                          * Mentor controller has a bug in that if we schedule
1830                          * a BULK Tx transfer on an endpoint that had earlier
1831                          * handled ISOC then the BULK transfer has to start on
1832                          * a zero toggle.  If the BULK transfer starts on a 1
1833                          * toggle then this transfer will fail as the mentor
1834                          * controller starts the Bulk transfer on a 0 toggle
1835                          * irrespective of the programming of the toggle bits
1836                          * in the TXCSR register.  Check for this condition
1837                          * while allocating the EP for a Tx Bulk transfer.  If
1838                          * so skip this EP.
1839                          */
1840                         hw_ep = musb->endpoints + epnum;
1841                         toggle = usb_gettoggle(urb->dev, qh->epnum, !is_in);
1842                         txtype = (musb_readb(hw_ep->regs, MUSB_TXTYPE)
1843                                         >> 4) & 0x3;
1844                         if (!is_in && (qh->type == USB_ENDPOINT_XFER_BULK) &&
1845                                 toggle && (txtype == USB_ENDPOINT_XFER_ISOC))
1846                                 continue;
1847
1848                         best_diff = diff;
1849                         best_end = epnum;
1850                 }
1851         }
1852         /* use bulk reserved ep1 if no other ep is free */
1853         if (best_end < 0 && qh->type == USB_ENDPOINT_XFER_BULK) {
1854                 hw_ep = musb->bulk_ep;
1855                 if (is_in)
1856                         head = &musb->in_bulk;
1857                 else
1858                         head = &musb->out_bulk;
1859
1860                 /* Enable bulk RX NAK timeout scheme when bulk requests are
1861                  * multiplexed.  This scheme doen't work in high speed to full
1862                  * speed scenario as NAK interrupts are not coming from a
1863                  * full speed device connected to a high speed device.
1864                  * NAK timeout interval is 8 (128 uframe or 16ms) for HS and
1865                  * 4 (8 frame or 8ms) for FS device.
1866                  */
1867                 if (is_in && qh->dev)
1868                         qh->intv_reg =
1869                                 (USB_SPEED_HIGH == qh->dev->speed) ? 8 : 4;
1870                 goto success;
1871         } else if (best_end < 0) {
1872                 return -ENOSPC;
1873         }
1874
1875         idle = 1;
1876         qh->mux = 0;
1877         hw_ep = musb->endpoints + best_end;
1878         DBG(4, "qh %p periodic slot %d\n", qh, best_end);
1879 success:
1880         if (head) {
1881                 idle = list_empty(head);
1882                 list_add_tail(&qh->ring, head);
1883                 qh->mux = 1;
1884         }
1885         qh->hw_ep = hw_ep;
1886         qh->hep->hcpriv = qh;
1887         if (idle)
1888                 musb_start_urb(musb, is_in, qh);
1889         return 0;
1890 }
1891
1892 static int musb_urb_enqueue(
1893         struct usb_hcd                  *hcd,
1894         struct urb                      *urb,
1895         gfp_t                           mem_flags)
1896 {
1897         unsigned long                   flags;
1898         struct musb                     *musb = hcd_to_musb(hcd);
1899         struct usb_host_endpoint        *hep = urb->ep;
1900         struct musb_qh                  *qh;
1901         struct usb_endpoint_descriptor  *epd = &hep->desc;
1902         int                             ret;
1903         unsigned                        type_reg;
1904         unsigned                        interval;
1905
1906         /* host role must be active */
1907         if (!is_host_active(musb) || !musb->is_active)
1908                 return -ENODEV;
1909
1910         spin_lock_irqsave(&musb->lock, flags);
1911         ret = usb_hcd_link_urb_to_ep(hcd, urb);
1912         qh = ret ? NULL : hep->hcpriv;
1913         if (qh)
1914                 urb->hcpriv = qh;
1915         spin_unlock_irqrestore(&musb->lock, flags);
1916
1917         /* DMA mapping was already done, if needed, and this urb is on
1918          * hep->urb_list now ... so we're done, unless hep wasn't yet
1919          * scheduled onto a live qh.
1920          *
1921          * REVISIT best to keep hep->hcpriv valid until the endpoint gets
1922          * disabled, testing for empty qh->ring and avoiding qh setup costs
1923          * except for the first urb queued after a config change.
1924          */
1925         if (qh || ret)
1926                 return ret;
1927
1928         /* Allocate and initialize qh, minimizing the work done each time
1929          * hw_ep gets reprogrammed, or with irqs blocked.  Then schedule it.
1930          *
1931          * REVISIT consider a dedicated qh kmem_cache, so it's harder
1932          * for bugs in other kernel code to break this driver...
1933          */
1934         qh = kzalloc(sizeof *qh, mem_flags);
1935         if (!qh) {
1936                 spin_lock_irqsave(&musb->lock, flags);
1937                 usb_hcd_unlink_urb_from_ep(hcd, urb);
1938                 spin_unlock_irqrestore(&musb->lock, flags);
1939                 return -ENOMEM;
1940         }
1941
1942         qh->hep = hep;
1943         qh->dev = urb->dev;
1944         INIT_LIST_HEAD(&qh->ring);
1945         qh->is_ready = 1;
1946
1947         qh->maxpacket = le16_to_cpu(epd->wMaxPacketSize);
1948         qh->type = usb_endpoint_type(epd);
1949
1950         /* Bits 11 & 12 of wMaxPacketSize encode high bandwidth multiplier.
1951          * Some musb cores don't support high bandwidth ISO transfers; and
1952          * we don't (yet!) support high bandwidth interrupt transfers.
1953          */
1954         qh->hb_mult = 1 + ((qh->maxpacket >> 11) & 0x03);
1955         if (qh->hb_mult > 1) {
1956                 int ok = (qh->type == USB_ENDPOINT_XFER_ISOC);
1957
1958                 if (ok)
1959                         ok = (usb_pipein(urb->pipe) && musb->hb_iso_rx)
1960                                 || (usb_pipeout(urb->pipe) && musb->hb_iso_tx);
1961                 if (!ok) {
1962                         ret = -EMSGSIZE;
1963                         goto done;
1964                 }
1965                 qh->maxpacket &= 0x7ff;
1966         }
1967
1968         qh->epnum = usb_endpoint_num(epd);
1969
1970         /* NOTE: urb->dev->devnum is wrong during SET_ADDRESS */
1971         qh->addr_reg = (u8) usb_pipedevice(urb->pipe);
1972
1973         /* precompute rxtype/txtype/type0 register */
1974         type_reg = (qh->type << 4) | qh->epnum;
1975         switch (urb->dev->speed) {
1976         case USB_SPEED_LOW:
1977                 type_reg |= 0xc0;
1978                 break;
1979         case USB_SPEED_FULL:
1980                 type_reg |= 0x80;
1981                 break;
1982         default:
1983                 type_reg |= 0x40;
1984         }
1985         qh->type_reg = type_reg;
1986
1987         /* Precompute RXINTERVAL/TXINTERVAL register */
1988         switch (qh->type) {
1989         case USB_ENDPOINT_XFER_INT:
1990                 /*
1991                  * Full/low speeds use the  linear encoding,
1992                  * high speed uses the logarithmic encoding.
1993                  */
1994                 if (urb->dev->speed <= USB_SPEED_FULL) {
1995                         interval = max_t(u8, epd->bInterval, 1);
1996                         break;
1997                 }
1998                 /* FALLTHROUGH */
1999         case USB_ENDPOINT_XFER_ISOC:
2000                 /* ISO always uses logarithmic encoding */
2001                 interval = min_t(u8, epd->bInterval, 16);
2002                 break;
2003         default:
2004                 /* REVISIT we actually want to use NAK limits, hinting to the
2005                  * transfer scheduling logic to try some other qh, e.g. try
2006                  * for 2 msec first:
2007                  *
2008                  * interval = (USB_SPEED_HIGH == urb->dev->speed) ? 16 : 2;
2009                  *
2010                  * The downside of disabling this is that transfer scheduling
2011                  * gets VERY unfair for nonperiodic transfers; a misbehaving
2012                  * peripheral could make that hurt.  That's perfectly normal
2013                  * for reads from network or serial adapters ... so we have
2014                  * partial NAKlimit support for bulk RX.
2015                  *
2016                  * The upside of disabling it is simpler transfer scheduling.
2017                  */
2018                 interval = 0;
2019         }
2020         qh->intv_reg = interval;
2021
2022         /* precompute addressing for external hub/tt ports */
2023         if (musb->is_multipoint) {
2024                 struct usb_device       *parent = urb->dev->parent;
2025
2026                 if (parent != hcd->self.root_hub) {
2027                         qh->h_addr_reg = (u8) parent->devnum;
2028
2029                         /* set up tt info if needed */
2030                         if (urb->dev->tt) {
2031                                 qh->h_port_reg = (u8) urb->dev->ttport;
2032                                 if (urb->dev->tt->hub)
2033                                         qh->h_addr_reg =
2034                                                 (u8) urb->dev->tt->hub->devnum;
2035                                 if (urb->dev->tt->multi)
2036                                         qh->h_addr_reg |= 0x80;
2037                         }
2038                 }
2039         }
2040
2041         /* invariant: hep->hcpriv is null OR the qh that's already scheduled.
2042          * until we get real dma queues (with an entry for each urb/buffer),
2043          * we only have work to do in the former case.
2044          */
2045         spin_lock_irqsave(&musb->lock, flags);
2046         if (hep->hcpriv) {
2047                 /* some concurrent activity submitted another urb to hep...
2048                  * odd, rare, error prone, but legal.
2049                  */
2050                 kfree(qh);
2051                 qh = NULL;
2052                 ret = 0;
2053         } else
2054                 ret = musb_schedule(musb, qh,
2055                                 epd->bEndpointAddress & USB_ENDPOINT_DIR_MASK);
2056
2057         if (ret == 0) {
2058                 urb->hcpriv = qh;
2059                 /* FIXME set urb->start_frame for iso/intr, it's tested in
2060                  * musb_start_urb(), but otherwise only konicawc cares ...
2061                  */
2062         }
2063         spin_unlock_irqrestore(&musb->lock, flags);
2064
2065 done:
2066         if (ret != 0) {
2067                 spin_lock_irqsave(&musb->lock, flags);
2068                 usb_hcd_unlink_urb_from_ep(hcd, urb);
2069                 spin_unlock_irqrestore(&musb->lock, flags);
2070                 kfree(qh);
2071         }
2072         return ret;
2073 }
2074
2075
2076 /*
2077  * abort a transfer that's at the head of a hardware queue.
2078  * called with controller locked, irqs blocked
2079  * that hardware queue advances to the next transfer, unless prevented
2080  */
2081 static int musb_cleanup_urb(struct urb *urb, struct musb_qh *qh)
2082 {
2083         struct musb_hw_ep       *ep = qh->hw_ep;
2084         void __iomem            *epio = ep->regs;
2085         unsigned                hw_end = ep->epnum;
2086         void __iomem            *regs = ep->musb->mregs;
2087         int                     is_in = usb_pipein(urb->pipe);
2088         int                     status = 0;
2089         u16                     csr;
2090
2091         musb_ep_select(regs, hw_end);
2092
2093         if (is_dma_capable()) {
2094                 struct dma_channel      *dma;
2095
2096                 dma = is_in ? ep->rx_channel : ep->tx_channel;
2097                 if (dma) {
2098                         status = ep->musb->dma_controller->channel_abort(dma);
2099                         DBG(status ? 1 : 3,
2100                                 "abort %cX%d DMA for urb %p --> %d\n",
2101                                 is_in ? 'R' : 'T', ep->epnum,
2102                                 urb, status);
2103                         urb->actual_length += dma->actual_len;
2104                 }
2105         }
2106
2107         /* turn off DMA requests, discard state, stop polling ... */
2108         if (is_in) {
2109                 /* giveback saves bulk toggle */
2110                 csr = musb_h_flush_rxfifo(ep, 0);
2111
2112                 /* REVISIT we still get an irq; should likely clear the
2113                  * endpoint's irq status here to avoid bogus irqs.
2114                  * clearing that status is platform-specific...
2115                  */
2116         } else if (ep->epnum) {
2117                 musb_h_tx_flush_fifo(ep);
2118                 csr = musb_readw(epio, MUSB_TXCSR);
2119                 csr &= ~(MUSB_TXCSR_AUTOSET
2120                         | MUSB_TXCSR_DMAENAB
2121                         | MUSB_TXCSR_H_RXSTALL
2122                         | MUSB_TXCSR_H_NAKTIMEOUT
2123                         | MUSB_TXCSR_H_ERROR
2124                         | MUSB_TXCSR_TXPKTRDY);
2125                 musb_writew(epio, MUSB_TXCSR, csr);
2126                 /* REVISIT may need to clear FLUSHFIFO ... */
2127                 musb_writew(epio, MUSB_TXCSR, csr);
2128                 /* flush cpu writebuffer */
2129                 csr = musb_readw(epio, MUSB_TXCSR);
2130         } else  {
2131                 musb_h_ep0_flush_fifo(ep);
2132         }
2133         if (status == 0)
2134                 musb_advance_schedule(ep->musb, urb, ep, is_in);
2135         return status;
2136 }
2137
2138 static int musb_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status)
2139 {
2140         struct musb             *musb = hcd_to_musb(hcd);
2141         struct musb_qh          *qh;
2142         unsigned long           flags;
2143         int                     is_in  = usb_pipein(urb->pipe);
2144         int                     ret;
2145
2146         DBG(4, "urb=%p, dev%d ep%d%s\n", urb,
2147                         usb_pipedevice(urb->pipe),
2148                         usb_pipeendpoint(urb->pipe),
2149                         is_in ? "in" : "out");
2150
2151         spin_lock_irqsave(&musb->lock, flags);
2152         ret = usb_hcd_check_unlink_urb(hcd, urb, status);
2153         if (ret)
2154                 goto done;
2155
2156         qh = urb->hcpriv;
2157         if (!qh)
2158                 goto done;
2159
2160         /*
2161          * Any URB not actively programmed into endpoint hardware can be
2162          * immediately given back; that's any URB not at the head of an
2163          * endpoint queue, unless someday we get real DMA queues.  And even
2164          * if it's at the head, it might not be known to the hardware...
2165          *
2166          * Otherwise abort current transfer, pending DMA, etc.; urb->status
2167          * has already been updated.  This is a synchronous abort; it'd be
2168          * OK to hold off until after some IRQ, though.
2169          *
2170          * NOTE: qh is invalid unless !list_empty(&hep->urb_list)
2171          */
2172         if (!qh->is_ready
2173                         || urb->urb_list.prev != &qh->hep->urb_list
2174                         || musb_ep_get_qh(qh->hw_ep, is_in) != qh) {
2175                 int     ready = qh->is_ready;
2176
2177                 qh->is_ready = 0;
2178                 musb_giveback(musb, urb, 0);
2179                 qh->is_ready = ready;
2180
2181                 /* If nothing else (usually musb_giveback) is using it
2182                  * and its URB list has emptied, recycle this qh.
2183                  */
2184                 if (ready && list_empty(&qh->hep->urb_list)) {
2185                         qh->hep->hcpriv = NULL;
2186                         list_del(&qh->ring);
2187                         kfree(qh);
2188                 }
2189         } else
2190                 ret = musb_cleanup_urb(urb, qh);
2191 done:
2192         spin_unlock_irqrestore(&musb->lock, flags);
2193         return ret;
2194 }
2195
2196 /* disable an endpoint */
2197 static void
2198 musb_h_disable(struct usb_hcd *hcd, struct usb_host_endpoint *hep)
2199 {
2200         u8                      is_in = hep->desc.bEndpointAddress & USB_DIR_IN;
2201         unsigned long           flags;
2202         struct musb             *musb = hcd_to_musb(hcd);
2203         struct musb_qh          *qh;
2204         struct urb              *urb;
2205
2206         spin_lock_irqsave(&musb->lock, flags);
2207
2208         qh = hep->hcpriv;
2209         if (qh == NULL)
2210                 goto exit;
2211
2212         /* NOTE: qh is invalid unless !list_empty(&hep->urb_list) */
2213
2214         /* Kick the first URB off the hardware, if needed */
2215         qh->is_ready = 0;
2216         if (musb_ep_get_qh(qh->hw_ep, is_in) == qh) {
2217                 urb = next_urb(qh);
2218
2219                 /* make software (then hardware) stop ASAP */
2220                 if (!urb->unlinked)
2221                         urb->status = -ESHUTDOWN;
2222
2223                 /* cleanup */
2224                 musb_cleanup_urb(urb, qh);
2225
2226                 /* Then nuke all the others ... and advance the
2227                  * queue on hw_ep (e.g. bulk ring) when we're done.
2228                  */
2229                 while (!list_empty(&hep->urb_list)) {
2230                         urb = next_urb(qh);
2231                         urb->status = -ESHUTDOWN;
2232                         musb_advance_schedule(musb, urb, qh->hw_ep, is_in);
2233                 }
2234         } else {
2235                 /* Just empty the queue; the hardware is busy with
2236                  * other transfers, and since !qh->is_ready nothing
2237                  * will activate any of these as it advances.
2238                  */
2239                 while (!list_empty(&hep->urb_list))
2240                         musb_giveback(musb, next_urb(qh), -ESHUTDOWN);
2241
2242                 hep->hcpriv = NULL;
2243                 list_del(&qh->ring);
2244                 kfree(qh);
2245         }
2246 exit:
2247         spin_unlock_irqrestore(&musb->lock, flags);
2248 }
2249
2250 static int musb_h_get_frame_number(struct usb_hcd *hcd)
2251 {
2252         struct musb     *musb = hcd_to_musb(hcd);
2253
2254         return musb_readw(musb->mregs, MUSB_FRAME);
2255 }
2256
2257 static int musb_h_start(struct usb_hcd *hcd)
2258 {
2259         struct musb     *musb = hcd_to_musb(hcd);
2260
2261         /* NOTE: musb_start() is called when the hub driver turns
2262          * on port power, or when (OTG) peripheral starts.
2263          */
2264         hcd->state = HC_STATE_RUNNING;
2265         musb->port1_status = 0;
2266         return 0;
2267 }
2268
2269 static void musb_h_stop(struct usb_hcd *hcd)
2270 {
2271         musb_stop(hcd_to_musb(hcd));
2272         hcd->state = HC_STATE_HALT;
2273 }
2274
2275 static int musb_bus_suspend(struct usb_hcd *hcd)
2276 {
2277         struct musb     *musb = hcd_to_musb(hcd);
2278         u8              devctl;
2279
2280         if (!is_host_active(musb))
2281                 return 0;
2282
2283         switch (musb->xceiv->state) {
2284         case OTG_STATE_A_SUSPEND:
2285                 return 0;
2286         case OTG_STATE_A_WAIT_VRISE:
2287                 /* ID could be grounded even if there's no device
2288                  * on the other end of the cable.  NOTE that the
2289                  * A_WAIT_VRISE timers are messy with MUSB...
2290                  */
2291                 devctl = musb_readb(musb->mregs, MUSB_DEVCTL);
2292                 if ((devctl & MUSB_DEVCTL_VBUS) == MUSB_DEVCTL_VBUS)
2293                         musb->xceiv->state = OTG_STATE_A_WAIT_BCON;
2294                 break;
2295         default:
2296                 break;
2297         }
2298
2299         if (musb->is_active) {
2300                 WARNING("trying to suspend as %s while active\n",
2301                                 otg_state_string(musb));
2302                 return -EBUSY;
2303         } else
2304                 return 0;
2305 }
2306
2307 static int musb_bus_resume(struct usb_hcd *hcd)
2308 {
2309         /* resuming child port does the work */
2310         return 0;
2311 }
2312
2313 const struct hc_driver musb_hc_driver = {
2314         .description            = "musb-hcd",
2315         .product_desc           = "MUSB HDRC host driver",
2316         .hcd_priv_size          = sizeof(struct musb),
2317         .flags                  = HCD_USB2 | HCD_MEMORY,
2318
2319         /* not using irq handler or reset hooks from usbcore, since
2320          * those must be shared with peripheral code for OTG configs
2321          */
2322
2323         .start                  = musb_h_start,
2324         .stop                   = musb_h_stop,
2325
2326         .get_frame_number       = musb_h_get_frame_number,
2327
2328         .urb_enqueue            = musb_urb_enqueue,
2329         .urb_dequeue            = musb_urb_dequeue,
2330         .endpoint_disable       = musb_h_disable,
2331
2332         .hub_status_data        = musb_hub_status_data,
2333         .hub_control            = musb_hub_control,
2334         .bus_suspend            = musb_bus_suspend,
2335         .bus_resume             = musb_bus_resume,
2336         /* .start_port_reset    = NULL, */
2337         /* .hub_irq_enable      = NULL, */
2338 };