shared-core/radeon_drv.h

   1 /* radeon_drv.h -- Private header for radeon driver -*- linux-c -*-
   2  *
   3  * Copyright 1999 Precision Insight, Inc., Cedar Park, Texas.
   4  * Copyright 2000 VA Linux Systems, Inc., Fremont, California.
   5  * All rights reserved.
   6  *
   7  * Permission is hereby granted, free of charge, to any person obtaining a
   8  * copy of this software and associated documentation files (the "Software"),
   9  * to deal in the Software without restriction, including without limitation
  10  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  11  * and/or sell copies of the Software, and to permit persons to whom the
  12  * Software is furnished to do so, subject to the following conditions:
  13  *
  14  * The above copyright notice and this permission notice (including the next
  15  * paragraph) shall be included in all copies or substantial portions of the
  16  * Software.
  17  *
  18  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  19  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  20  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  21  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  22  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  23  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  24  * DEALINGS IN THE SOFTWARE.
  25  *
  26  * Authors:
  27  *    Kevin E. Martin <martin@valinux.com>
  28  *    Gareth Hughes <gareth@valinux.com>
  29  */
  30
  31 #ifndef __RADEON_DRV_H__
  32 #define __RADEON_DRV_H__
  33
  34 /* General customization:
  35  */
  36
  37 #define DRIVER_AUTHOR           "Gareth Hughes, Keith Whitwell, others."
  38
  39 #define DRIVER_NAME             "radeon"
  40 #define DRIVER_DESC             "ATI Radeon"
  41 #define DRIVER_DATE             "20080613"
  42
  43 /* Interface history:
  44  *
  45  * 1.1 - ??
  46  * 1.2 - Add vertex2 ioctl (keith)
  47  *     - Add stencil capability to clear ioctl (gareth, keith)
  48  *     - Increase MAX_TEXTURE_LEVELS (brian)
  49  * 1.3 - Add cmdbuf ioctl (keith)
  50  *     - Add support for new radeon packets (keith)
  51  *     - Add getparam ioctl (keith)
  52  *     - Add flip-buffers ioctl, deprecate fullscreen foo (keith).
  53  * 1.4 - Add scratch registers to get_param ioctl.
  54  * 1.5 - Add r200 packets to cmdbuf ioctl
  55  *     - Add r200 function to init ioctl
  56  *     - Add 'scalar2' instruction to cmdbuf
  57  * 1.6 - Add static GART memory manager
  58  *       Add irq handler (won't be turned on unless X server knows to)
  59  *       Add irq ioctls and irq_active getparam.
  60  *       Add wait command for cmdbuf ioctl
  61  *       Add GART offset query for getparam
  62  * 1.7 - Add support for cube map registers: R200_PP_CUBIC_FACES_[0..5]
  63  *       and R200_PP_CUBIC_OFFSET_F1_[0..5].
  64  *       Added packets R200_EMIT_PP_CUBIC_FACES_[0..5] and
  65  *       R200_EMIT_PP_CUBIC_OFFSETS_[0..5].  (brian)
  66  * 1.8 - Remove need to call cleanup ioctls on last client exit (keith)
  67  *       Add 'GET' queries for starting additional clients on different VT's.
  68  * 1.9 - Add DRM_IOCTL_RADEON_CP_RESUME ioctl.
  69  *       Add texture rectangle support for r100.
  70  * 1.10- Add SETPARAM ioctl; first parameter to set is FB_LOCATION, which
  71  *       clients use to tell the DRM where they think the framebuffer is
  72  *       located in the card's address space
  73  * 1.11- Add packet R200_EMIT_RB3D_BLENDCOLOR to support GL_EXT_blend_color
  74  *       and GL_EXT_blend_[func|equation]_separate on r200
  75  * 1.12- Add R300 CP microcode support - this just loads the CP on r300
  76  *       (No 3D support yet - just microcode loading).
  77  * 1.13- Add packet R200_EMIT_TCL_POINT_SPRITE_CNTL for ARB_point_parameters
  78  *     - Add hyperz support, add hyperz flags to clear ioctl.
  79  * 1.14- Add support for color tiling
  80  *     - Add R100/R200 surface allocation/free support
  81  * 1.15- Add support for texture micro tiling
  82  *     - Add support for r100 cube maps
  83  * 1.16- Add R200_EMIT_PP_TRI_PERF_CNTL packet to support brilinear
  84  *       texture filtering on r200
  85  * 1.17- Add initial support for R300 (3D).
  86  * 1.18- Add support for GL_ATI_fragment_shader, new packets
  87  *       R200_EMIT_PP_AFS_0/1, R200_EMIT_PP_TXCTLALL_0-5 (replaces
  88  *       R200_EMIT_PP_TXFILTER_0-5, 2 more regs) and R200_EMIT_ATF_TFACTOR
  89  *       (replaces R200_EMIT_TFACTOR_0 (8 consts instead of 6)
  90  * 1.19- Add support for gart table in FB memory and PCIE r300
  91  * 1.20- Add support for r300 texrect
  92  * 1.21- Add support for card type getparam
  93  * 1.22- Add support for texture cache flushes (R300_TX_CNTL)
  94  * 1.23- Add new radeon memory map work from benh
  95  * 1.24- Add general-purpose packet for manipulating scratch registers (r300)
  96  * 1.25- Add support for r200 vertex programs (R200_EMIT_VAP_PVS_CNTL,
  97  *       new packet type)
  98  * 1.26- Add support for variable size PCI(E) gart aperture
  99  * 1.27- Add support for IGP GART
 100  * 1.28- Add support for VBL on CRTC2
 101  * 1.29- R500 3D cmd buffer support
 102  */
 103
 104 #define DRIVER_MAJOR            1
 105 #define DRIVER_MINOR            29
 106 #define DRIVER_PATCHLEVEL       0
 107
 108 /*
 109  * Radeon chip families
 110  */
 111 enum radeon_family {
 112         CHIP_R100,
 113         CHIP_RV100,
 114         CHIP_RS100,
 115         CHIP_RV200,
 116         CHIP_RS200,
 117         CHIP_R200,
 118         CHIP_RV250,
 119         CHIP_RS300,
 120         CHIP_RV280,
 121         CHIP_R300,
 122         CHIP_R350,
 123         CHIP_RV350,
 124         CHIP_RV380,
 125         CHIP_R420,
 126         CHIP_R423,
 127         CHIP_RV410,
 128         CHIP_RS400,
 129         CHIP_RS480,
 130         CHIP_RS690,
 131         CHIP_RS740,
 132         CHIP_RV515,
 133         CHIP_R520,
 134         CHIP_RV530,
 135         CHIP_RV560,
 136         CHIP_RV570,
 137         CHIP_R580,
 138         CHIP_LAST,
 139 };
 140
 141 /*
 142  * Chip flags
 143  */
 144 enum radeon_chip_flags {
 145         RADEON_FAMILY_MASK = 0x0000ffffUL,
 146         RADEON_FLAGS_MASK = 0xffff0000UL,
 147         RADEON_IS_MOBILITY = 0x00010000UL,
 148         RADEON_IS_IGP = 0x00020000UL,
 149         RADEON_SINGLE_CRTC = 0x00040000UL,
 150         RADEON_IS_AGP = 0x00080000UL,
 151         RADEON_HAS_HIERZ = 0x00100000UL,
 152         RADEON_IS_PCIE = 0x00200000UL,
 153         RADEON_NEW_MEMMAP = 0x00400000UL,
 154         RADEON_IS_PCI = 0x00800000UL,
 155         RADEON_IS_IGPGART = 0x01000000UL,
 156 };
 157
 158 #define GET_RING_HEAD(dev_priv) (dev_priv->writeback_works ? \
 159         DRM_READ32(  (dev_priv)->ring_rptr, 0 ) : RADEON_READ(RADEON_CP_RB_RPTR))
 160 #define SET_RING_HEAD(dev_priv,val)     DRM_WRITE32( (dev_priv)->ring_rptr, 0, (val) )
 161
 162 typedef struct drm_radeon_freelist {
 163         unsigned int age;
 164         struct drm_buf *buf;
 165         struct drm_radeon_freelist *next;
 166         struct drm_radeon_freelist *prev;
 167 } drm_radeon_freelist_t;
 168
 169 typedef struct drm_radeon_ring_buffer {
 170         u32 *start;
 171         u32 *end;
 172         int size; /* Double Words */
 173         int size_l2qw; /* log2 Quad Words */
 174
 175         int rptr_update; /* Double Words */
 176         int rptr_update_l2qw; /* log2 Quad Words */
 177
 178         int fetch_size; /* Double Words */
 179         int fetch_size_l2ow; /* log2 Oct Words */
 180
 181         u32 tail;
 182         u32 tail_mask;
 183         int space;
 184
 185         int high_mark;
 186 } drm_radeon_ring_buffer_t;
 187
 188 typedef struct drm_radeon_depth_clear_t {
 189         u32 rb3d_cntl;
 190         u32 rb3d_zstencilcntl;
 191         u32 se_cntl;
 192 } drm_radeon_depth_clear_t;
 193
 194 struct drm_radeon_driver_file_fields {
 195         int64_t radeon_fb_delta;
 196 };
 197
 198 struct mem_block {
 199         struct mem_block *next;
 200         struct mem_block *prev;
 201         int start;
 202         int size;
 203         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 204 };
 205
 206 struct radeon_surface {
 207         int refcount;
 208         u32 lower;
 209         u32 upper;
 210         u32 flags;
 211 };
 212
 213 struct radeon_virt_surface {
 214         int surface_index;
 215         u32 lower;
 216         u32 upper;
 217         u32 flags;
 218         struct drm_file *file_priv;
 219 };
 220
 221 #define RADEON_FLUSH_EMITED     (1 < 0)
 222 #define RADEON_PURGE_EMITED     (1 < 1)
 223
 224 typedef struct drm_radeon_private {
 225
 226         drm_radeon_ring_buffer_t ring;
 227         drm_radeon_sarea_t *sarea_priv;
 228
 229         u32 fb_location;
 230         u32 fb_size;
 231         int new_memmap;
 232
 233         int gart_size;
 234         u32 gart_vm_start;
 235         unsigned long gart_buffers_offset;
 236
 237         int cp_mode;
 238         int cp_running;
 239
 240         drm_radeon_freelist_t *head;
 241         drm_radeon_freelist_t *tail;
 242         int last_buf;
 243         volatile u32 *scratch;
 244         int writeback_works;
 245
 246         int usec_timeout;
 247
 248         struct {
 249                 u32 boxes;
 250                 int freelist_timeouts;
 251                 int freelist_loops;
 252                 int requested_bufs;
 253                 int last_frame_reads;
 254                 int last_clear_reads;
 255                 int clears;
 256                 int texture_uploads;
 257         } stats;
 258
 259         int do_boxes;
 260         int page_flipping;
 261
 262         u32 color_fmt;
 263         unsigned int front_offset;
 264         unsigned int front_pitch;
 265         unsigned int back_offset;
 266         unsigned int back_pitch;
 267
 268         u32 depth_fmt;
 269         unsigned int depth_offset;
 270         unsigned int depth_pitch;
 271
 272         u32 front_pitch_offset;
 273         u32 back_pitch_offset;
 274         u32 depth_pitch_offset;
 275
 276         drm_radeon_depth_clear_t depth_clear;
 277
 278         unsigned long ring_offset;
 279         unsigned long ring_rptr_offset;
 280         unsigned long buffers_offset;
 281         unsigned long gart_textures_offset;
 282
 283         drm_local_map_t *sarea;
 284         drm_local_map_t *mmio;
 285         drm_local_map_t *cp_ring;
 286         drm_local_map_t *ring_rptr;
 287         drm_local_map_t *gart_textures;
 288
 289         struct mem_block *gart_heap;
 290         struct mem_block *fb_heap;
 291
 292         /* SW interrupt */
 293         wait_queue_head_t swi_queue;
 294         atomic_t swi_emitted;
 295         int vblank_crtc;
 296         uint32_t irq_enable_reg;
 297         int irq_enabled;
 298         uint32_t r500_disp_irq_reg;
 299
 300         struct radeon_surface surfaces[RADEON_MAX_SURFACES];
 301         struct radeon_virt_surface virt_surfaces[2 * RADEON_MAX_SURFACES];
 302
 303         unsigned long pcigart_offset;
 304         unsigned int pcigart_offset_set;
 305         struct drm_ati_pcigart_info gart_info;
 306
 307         u32 scratch_ages[5];
 308
 309         unsigned int crtc_last_cnt;
 310         unsigned int crtc2_last_cnt;
 311
 312         /* starting from here on, data is preserved accross an open */
 313         uint32_t flags;         /* see radeon_chip_flags */
 314         unsigned long fb_aper_offset;
 315
 316         int num_gb_pipes;
 317         int track_flush;
 318         uint32_t chip_family; /* extract from flags */
 319 } drm_radeon_private_t;
 320
 321 typedef struct drm_radeon_buf_priv {
 322         u32 age;
 323 } drm_radeon_buf_priv_t;
 324
 325 typedef struct drm_radeon_kcmd_buffer {
 326         int bufsz;
 327         char *buf;
 328         int nbox;
 329         struct drm_clip_rect __user *boxes;
 330 } drm_radeon_kcmd_buffer_t;
 331
 332 extern int radeon_no_wb;
 333 extern struct drm_ioctl_desc radeon_ioctls[];
 334 extern int radeon_max_ioctl;
 335
 336 /* Check whether the given hardware address is inside the framebuffer or the
 337  * GART area.
 338  */
 339 static __inline__ int radeon_check_offset(drm_radeon_private_t *dev_priv,
 340                                           u64 off)
 341 {
 342         u32 fb_start = dev_priv->fb_location;
 343         u32 fb_end = fb_start + dev_priv->fb_size - 1;
 344         u32 gart_start = dev_priv->gart_vm_start;
 345         u32 gart_end = gart_start + dev_priv->gart_size - 1;
 346
 347         return ((off >= fb_start && off <= fb_end) ||
 348                 (off >= gart_start && off <= gart_end));
 349 }
 350
 351                                 /* radeon_cp.c */
 352 extern int radeon_cp_init(struct drm_device *dev, void *data, struct drm_file *file_priv);
 353 extern int radeon_cp_start(struct drm_device *dev, void *data, struct drm_file *file_priv);
 354 extern int radeon_cp_stop(struct drm_device *dev, void *data, struct drm_file *file_priv);
 355 extern int radeon_cp_reset(struct drm_device *dev, void *data, struct drm_file *file_priv);
 356 extern int radeon_cp_idle(struct drm_device *dev, void *data, struct drm_file *file_priv);
 357 extern int radeon_cp_resume(struct drm_device *dev, void *data, struct drm_file *file_priv);
 358 extern int radeon_engine_reset(struct drm_device *dev, void *data, struct drm_file *file_priv);
 359 extern int radeon_fullscreen(struct drm_device *dev, void *data, struct drm_file *file_priv);
 360 extern int radeon_cp_buffers(struct drm_device *dev, void *data, struct drm_file *file_priv);
 361 extern u32 radeon_read_fb_location(drm_radeon_private_t *dev_priv);
 362
 363 extern void radeon_freelist_reset(struct drm_device * dev);
 364 extern struct drm_buf *radeon_freelist_get(struct drm_device * dev);
 365
 366 extern int radeon_wait_ring(drm_radeon_private_t * dev_priv, int n);
 367
 368 extern int radeon_do_cp_idle(drm_radeon_private_t * dev_priv);
 369
 370 extern int radeon_mem_alloc(struct drm_device *dev, void *data, struct drm_file *file_priv);
 371 extern int radeon_mem_free(struct drm_device *dev, void *data, struct drm_file *file_priv);
 372 extern int radeon_mem_init_heap(struct drm_device *dev, void *data, struct drm_file *file_priv);
 373 extern void radeon_mem_takedown(struct mem_block **heap);
 374 extern void radeon_mem_release(struct drm_file *file_priv,
 375                                struct mem_block *heap);
 376
 377                                 /* radeon_irq.c */
 378 extern void radeon_irq_set_state(struct drm_device *dev, u32 mask, int state);
 379 extern int radeon_irq_emit(struct drm_device *dev, void *data, struct drm_file *file_priv);
 380 extern int radeon_irq_wait(struct drm_device *dev, void *data, struct drm_file *file_priv);
 381
 382 extern void radeon_do_release(struct drm_device * dev);
 383 extern u32 radeon_get_vblank_counter(struct drm_device *dev, int crtc);
 384 extern int radeon_enable_vblank(struct drm_device *dev, int crtc);
 385 extern void radeon_disable_vblank(struct drm_device *dev, int crtc);
 386 extern irqreturn_t radeon_driver_irq_handler(DRM_IRQ_ARGS);
 387 extern void radeon_driver_irq_preinstall(struct drm_device * dev);
 388 extern int radeon_driver_irq_postinstall(struct drm_device * dev);
 389 extern void radeon_driver_irq_uninstall(struct drm_device * dev);
 390 extern int radeon_vblank_crtc_get(struct drm_device *dev);
 391 extern int radeon_vblank_crtc_set(struct drm_device *dev, int64_t value);
 392
 393 extern int radeon_driver_load(struct drm_device *dev, unsigned long flags);
 394 extern int radeon_driver_unload(struct drm_device *dev);
 395 extern int radeon_driver_firstopen(struct drm_device *dev);
 396 extern void radeon_driver_preclose(struct drm_device * dev,
 397                                    struct drm_file *file_priv);
 398 extern void radeon_driver_postclose(struct drm_device * dev,
 399                                     struct drm_file *file_priv);
 400 extern void radeon_driver_lastclose(struct drm_device * dev);
 401 extern int radeon_driver_open(struct drm_device * dev,
 402                               struct drm_file * file_priv);
 403 extern long radeon_compat_ioctl(struct file *filp, unsigned int cmd,
 404                                          unsigned long arg);
 405
 406 /* r300_cmdbuf.c */
 407 extern void r300_init_reg_flags(struct drm_device *dev);
 408
 409 extern int r300_do_cp_cmdbuf(struct drm_device *dev,
 410                              struct drm_file *file_priv,
 411                              drm_radeon_kcmd_buffer_t *cmdbuf);
 412
 413 /* Flags for stats.boxes
 414  */
 415 #define RADEON_BOX_DMA_IDLE      0x1
 416 #define RADEON_BOX_RING_FULL     0x2
 417 #define RADEON_BOX_FLIP          0x4
 418 #define RADEON_BOX_WAIT_IDLE     0x8
 419 #define RADEON_BOX_TEXTURE_LOAD  0x10
 420
 421 /* Register definitions, register access macros and drmAddMap constants
 422  * for Radeon kernel driver.
 423  */
 424 #define RADEON_AGP_COMMAND              0x0f60
 425 #define RADEON_AGP_COMMAND_PCI_CONFIG   0x0060  /* offset in PCI config */
 426 #       define RADEON_AGP_ENABLE            (1<<8)
 427 #define RADEON_AUX_SCISSOR_CNTL         0x26f0
 428 #       define RADEON_EXCLUSIVE_SCISSOR_0       (1 << 24)
 429 #       define RADEON_EXCLUSIVE_SCISSOR_1       (1 << 25)
 430 #       define RADEON_EXCLUSIVE_SCISSOR_2       (1 << 26)
 431 #       define RADEON_SCISSOR_0_ENABLE          (1 << 28)
 432 #       define RADEON_SCISSOR_1_ENABLE          (1 << 29)
 433 #       define RADEON_SCISSOR_2_ENABLE          (1 << 30)
 434
 435 /*
 436  * PCIE radeons (rv370/rv380, rv410, r423/r430/r480, r5xx)
 437  * don't have an explicit bus mastering disable bit.  It's handled
 438  * by the PCI D-states.  PMI_BM_DIS disables D-state bus master
 439  * handling, not bus mastering itself.
 440  */
 441 #define RADEON_BUS_CNTL                 0x0030
 442 /* r1xx, r2xx, r300, r(v)350, r420/r481, rs480 */
 443 #       define RADEON_BUS_MASTER_DIS            (1 << 6)
 444 /* rs400, rs690/rs740 */
 445 #       define RS400_BUS_MASTER_DIS             (1 << 14)
 446 #       define RS400_MSI_REARM                  (1 << 20)
 447 /* see RS480_MSI_REARM in AIC_CNTL for rs480 */
 448
 449 #define RADEON_BUS_CNTL1                0x0034
 450 #       define RADEON_PMI_BM_DIS                (1 << 2)
 451 #       define RADEON_PMI_INT_DIS               (1 << 3)
 452
 453 #define RV370_BUS_CNTL                  0x004c
 454 #       define RV370_PMI_BM_DIS                 (1 << 5)
 455 #       define RV370_PMI_INT_DIS                (1 << 6)
 456
 457 #define RADEON_MSI_REARM_EN             0x0160
 458 /* rv370/rv380, rv410, r423/r430/r480, r5xx */
 459 #       define RV370_MSI_REARM_EN               (1 << 0)
 460
 461 #define RADEON_CLOCK_CNTL_DATA          0x000c
 462 #       define RADEON_PLL_WR_EN                 (1 << 7)
 463 #define RADEON_CLOCK_CNTL_INDEX         0x0008
 464 #define RADEON_CONFIG_APER_SIZE         0x0108
 465 #define RADEON_CONFIG_MEMSIZE           0x00f8
 466 #define RADEON_CRTC_OFFSET              0x0224
 467 #define RADEON_CRTC_OFFSET_CNTL         0x0228
 468 #       define RADEON_CRTC_TILE_EN              (1 << 15)
 469 #       define RADEON_CRTC_OFFSET_FLIP_CNTL     (1 << 16)
 470 #define RADEON_CRTC2_OFFSET             0x0324
 471 #define RADEON_CRTC2_OFFSET_CNTL        0x0328
 472
 473 #define RADEON_PCIE_INDEX               0x0030
 474 #define RADEON_PCIE_DATA                0x0034
 475 #define RADEON_PCIE_TX_GART_CNTL        0x10
 476 #       define RADEON_PCIE_TX_GART_EN           (1 << 0)
 477 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_PASS_THRU (0 << 1)
 478 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_CLAMP_LO  (1 << 1)
 479 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_DISCARD   (3 << 1)
 480 #       define RADEON_PCIE_TX_GART_MODE_32_128_CACHE    (0 << 3)
 481 #       define RADEON_PCIE_TX_GART_MODE_8_4_128_CACHE   (1 << 3)
 482 #       define RADEON_PCIE_TX_GART_CHK_RW_VALID_EN      (1 << 5)
 483 #       define RADEON_PCIE_TX_GART_INVALIDATE_TLB       (1 << 8)
 484 #define RADEON_PCIE_TX_DISCARD_RD_ADDR_LO 0x11
 485 #define RADEON_PCIE_TX_DISCARD_RD_ADDR_HI 0x12
 486 #define RADEON_PCIE_TX_GART_BASE        0x13
 487 #define RADEON_PCIE_TX_GART_START_LO    0x14
 488 #define RADEON_PCIE_TX_GART_START_HI    0x15
 489 #define RADEON_PCIE_TX_GART_END_LO      0x16
 490 #define RADEON_PCIE_TX_GART_END_HI      0x17
 491
 492 #define RS480_NB_MC_INDEX               0x168
 493 #       define RS480_NB_MC_IND_WR_EN    (1 << 8)
 494 #define RS480_NB_MC_DATA                0x16c
 495
 496 #define RS690_MC_INDEX                  0x78
 497 #   define RS690_MC_INDEX_MASK          0x1ff
 498 #   define RS690_MC_INDEX_WR_EN         (1 << 9)
 499 #   define RS690_MC_INDEX_WR_ACK        0x7f
 500 #define RS690_MC_DATA                   0x7c
 501
 502 /* MC indirect registers */
 503 #define RS480_MC_MISC_CNTL              0x18
 504 #       define RS480_DISABLE_GTW        (1 << 1)
 505 /* switch between MCIND GART and MM GART registers. 0 = mmgart, 1 = mcind gart */
 506 #       define RS480_GART_INDEX_REG_EN  (1 << 12)
 507 #       define RS690_BLOCK_GFX_D3_EN    (1 << 14)
 508 #define RS480_K8_FB_LOCATION            0x1e
 509 #define RS480_GART_FEATURE_ID           0x2b
 510 #       define RS480_HANG_EN            (1 << 11)
 511 #       define RS480_TLB_ENABLE         (1 << 18)
 512 #       define RS480_P2P_ENABLE         (1 << 19)
 513 #       define RS480_GTW_LAC_EN         (1 << 25)
 514 #       define RS480_2LEVEL_GART        (0 << 30)
 515 #       define RS480_1LEVEL_GART        (1 << 30)
 516 #       define RS480_PDC_EN             (1 << 31)
 517 #define RS480_GART_BASE                 0x2c
 518 #define RS480_GART_CACHE_CNTRL          0x2e
 519 #       define RS480_GART_CACHE_INVALIDATE (1 << 0) /* wait for it to clear */
 520 #define RS480_AGP_ADDRESS_SPACE_SIZE    0x38
 521 #       define RS480_GART_EN            (1 << 0)
 522 #       define RS480_VA_SIZE_32MB       (0 << 1)
 523 #       define RS480_VA_SIZE_64MB       (1 << 1)
 524 #       define RS480_VA_SIZE_128MB      (2 << 1)
 525 #       define RS480_VA_SIZE_256MB      (3 << 1)
 526 #       define RS480_VA_SIZE_512MB      (4 << 1)
 527 #       define RS480_VA_SIZE_1GB        (5 << 1)
 528 #       define RS480_VA_SIZE_2GB        (6 << 1)
 529 #define RS480_AGP_MODE_CNTL             0x39
 530 #       define RS480_POST_GART_Q_SIZE   (1 << 18)
 531 #       define RS480_NONGART_SNOOP      (1 << 19)
 532 #       define RS480_AGP_RD_BUF_SIZE    (1 << 20)
 533 #       define RS480_REQ_TYPE_SNOOP_SHIFT 22
 534 #       define RS480_REQ_TYPE_SNOOP_MASK  0x3
 535 #       define RS480_REQ_TYPE_SNOOP_DIS (1 << 24)
 536 #define RS480_MC_MISC_UMA_CNTL          0x5f
 537 #define RS480_MC_MCLK_CNTL              0x7a
 538 #define RS480_MC_UMA_DUALCH_CNTL        0x86
 539
 540 #define RS690_MC_FB_LOCATION            0x100
 541 #define RS690_MC_AGP_LOCATION           0x101
 542 #define RS690_MC_AGP_BASE               0x102
 543 #define RS690_MC_AGP_BASE_2             0x103
 544
 545 #define R520_MC_IND_INDEX 0x70
 546 #define R520_MC_IND_WR_EN (1 << 24)
 547 #define R520_MC_IND_DATA  0x74
 548
 549 #define RV515_MC_FB_LOCATION 0x01
 550 #define RV515_MC_AGP_LOCATION 0x02
 551 #define RV515_MC_AGP_BASE     0x03
 552 #define RV515_MC_AGP_BASE_2   0x04
 553
 554 #define R520_MC_FB_LOCATION 0x04
 555 #define R520_MC_AGP_LOCATION 0x05
 556 #define R520_MC_AGP_BASE     0x06
 557 #define R520_MC_AGP_BASE_2   0x07
 558
 559 #define RADEON_MPP_TB_CONFIG            0x01c0
 560 #define RADEON_MEM_CNTL                 0x0140
 561 #define RADEON_MEM_SDRAM_MODE_REG       0x0158
 562 #define RADEON_AGP_BASE_2               0x015c /* r200+ only */
 563 #define RS480_AGP_BASE_2                0x0164
 564 #define RADEON_AGP_BASE                 0x0170
 565
 566 /* pipe config regs */
 567 #define R400_GB_PIPE_SELECT             0x402c
 568 #define R500_DYN_SCLK_PWMEM_PIPE        0x000d /* PLL */
 569 #define R500_SU_REG_DEST                0x42c8
 570 #define R300_GB_TILE_CONFIG             0x4018
 571 #       define R300_ENABLE_TILING       (1 << 0)
 572 #       define R300_PIPE_COUNT_RV350    (0 << 1)
 573 #       define R300_PIPE_COUNT_R300     (3 << 1)
 574 #       define R300_PIPE_COUNT_R420_3P  (6 << 1)
 575 #       define R300_PIPE_COUNT_R420     (7 << 1)
 576 #       define R300_TILE_SIZE_8         (0 << 4)
 577 #       define R300_TILE_SIZE_16        (1 << 4)
 578 #       define R300_TILE_SIZE_32        (2 << 4)
 579 #       define R300_SUBPIXEL_1_12       (0 << 16)
 580 #       define R300_SUBPIXEL_1_16       (1 << 16)
 581 #define R300_DST_PIPE_CONFIG            0x170c
 582 #       define R300_PIPE_AUTO_CONFIG    (1 << 31)
 583 #define R300_RB2D_DSTCACHE_MODE         0x3428
 584 #       define R300_DC_AUTOFLUSH_ENABLE (1 << 8)
 585 #       define R300_DC_DC_DISABLE_IGNORE_PE (1 << 17)
 586
 587 #define RADEON_RB3D_COLOROFFSET         0x1c40
 588 #define RADEON_RB3D_COLORPITCH          0x1c48
 589
 590 #define RADEON_SRC_X_Y                  0x1590
 591
 592 #define RADEON_DP_GUI_MASTER_CNTL       0x146c
 593 #       define RADEON_GMC_SRC_PITCH_OFFSET_CNTL (1 << 0)
 594 #       define RADEON_GMC_DST_PITCH_OFFSET_CNTL (1 << 1)
 595 #       define RADEON_GMC_BRUSH_SOLID_COLOR     (13 << 4)
 596 #       define RADEON_GMC_BRUSH_NONE            (15 << 4)
 597 #       define RADEON_GMC_DST_16BPP             (4 << 8)
 598 #       define RADEON_GMC_DST_24BPP             (5 << 8)
 599 #       define RADEON_GMC_DST_32BPP             (6 << 8)
 600 #       define RADEON_GMC_DST_DATATYPE_SHIFT    8
 601 #       define RADEON_GMC_SRC_DATATYPE_COLOR    (3 << 12)
 602 #       define RADEON_DP_SRC_SOURCE_MEMORY      (2 << 24)
 603 #       define RADEON_DP_SRC_SOURCE_HOST_DATA   (3 << 24)
 604 #       define RADEON_GMC_CLR_CMP_CNTL_DIS      (1 << 28)
 605 #       define RADEON_GMC_WR_MSK_DIS            (1 << 30)
 606 #       define RADEON_ROP3_S                    0x00cc0000
 607 #       define RADEON_ROP3_P                    0x00f00000
 608 #define RADEON_DP_WRITE_MASK            0x16cc
 609 #define RADEON_SRC_PITCH_OFFSET         0x1428
 610 #define RADEON_DST_PITCH_OFFSET         0x142c
 611 #define RADEON_DST_PITCH_OFFSET_C       0x1c80
 612 #       define RADEON_DST_TILE_LINEAR           (0 << 30)
 613 #       define RADEON_DST_TILE_MACRO            (1 << 30)
 614 #       define RADEON_DST_TILE_MICRO            (2 << 30)
 615 #       define RADEON_DST_TILE_BOTH             (3 << 30)
 616
 617 #define RADEON_SCRATCH_REG0             0x15e0
 618 #define RADEON_SCRATCH_REG1             0x15e4
 619 #define RADEON_SCRATCH_REG2             0x15e8
 620 #define RADEON_SCRATCH_REG3             0x15ec
 621 #define RADEON_SCRATCH_REG4             0x15f0
 622 #define RADEON_SCRATCH_REG5             0x15f4
 623 #define RADEON_SCRATCH_UMSK             0x0770
 624 #define RADEON_SCRATCH_ADDR             0x0774
 625
 626 #define RADEON_SCRATCHOFF( x )          (RADEON_SCRATCH_REG_OFFSET + 4*(x))
 627
 628 #define GET_SCRATCH( x )        (dev_priv->writeback_works                      \
 629                                 ? DRM_READ32( dev_priv->ring_rptr, RADEON_SCRATCHOFF(x) ) \
 630                                 : RADEON_READ( RADEON_SCRATCH_REG0 + 4*(x) ) )
 631
 632 #define RADEON_CRTC_CRNT_FRAME 0x0214
 633 #define RADEON_CRTC2_CRNT_FRAME 0x0314
 634
 635 #define RADEON_CRTC_STATUS              0x005c
 636 #define RADEON_CRTC2_STATUS             0x03fc
 637
 638 #define RADEON_GEN_INT_CNTL             0x0040
 639 #       define RADEON_CRTC_VBLANK_MASK          (1 << 0)
 640 #       define RADEON_CRTC2_VBLANK_MASK         (1 << 9)
 641 #       define RADEON_GUI_IDLE_INT_ENABLE       (1 << 19)
 642 #       define RADEON_SW_INT_ENABLE             (1 << 25)
 643
 644 #define RADEON_GEN_INT_STATUS           0x0044
 645 #       define RADEON_CRTC_VBLANK_STAT          (1 << 0)
 646 #       define RADEON_CRTC_VBLANK_STAT_ACK      (1 << 0)
 647 #       define RADEON_CRTC2_VBLANK_STAT         (1 << 9)
 648 #       define RADEON_CRTC2_VBLANK_STAT_ACK     (1 << 9)
 649 #       define RADEON_GUI_IDLE_INT_TEST_ACK     (1 << 19)
 650 #       define RADEON_SW_INT_TEST               (1 << 25)
 651 #       define RADEON_SW_INT_TEST_ACK           (1 << 25)
 652 #       define RADEON_SW_INT_FIRE               (1 << 26)
 653 #       define R500_DISPLAY_INT_STATUS          (1 << 0)
 654
 655
 656 #define RADEON_HOST_PATH_CNTL           0x0130
 657 #       define RADEON_HDP_SOFT_RESET            (1 << 26)
 658 #       define RADEON_HDP_WC_TIMEOUT_MASK       (7 << 28)
 659 #       define RADEON_HDP_WC_TIMEOUT_28BCLK     (7 << 28)
 660
 661 #define RADEON_ISYNC_CNTL               0x1724
 662 #       define RADEON_ISYNC_ANY2D_IDLE3D        (1 << 0)
 663 #       define RADEON_ISYNC_ANY3D_IDLE2D        (1 << 1)
 664 #       define RADEON_ISYNC_TRIG2D_IDLE3D       (1 << 2)
 665 #       define RADEON_ISYNC_TRIG3D_IDLE2D       (1 << 3)
 666 #       define RADEON_ISYNC_WAIT_IDLEGUI        (1 << 4)
 667 #       define RADEON_ISYNC_CPSCRATCH_IDLEGUI   (1 << 5)
 668
 669 #define RADEON_RBBM_GUICNTL             0x172c
 670 #       define RADEON_HOST_DATA_SWAP_NONE       (0 << 0)
 671 #       define RADEON_HOST_DATA_SWAP_16BIT      (1 << 0)
 672 #       define RADEON_HOST_DATA_SWAP_32BIT      (2 << 0)
 673 #       define RADEON_HOST_DATA_SWAP_HDW        (3 << 0)
 674
 675 #define RADEON_MC_AGP_LOCATION          0x014c
 676 #define RADEON_MC_FB_LOCATION           0x0148
 677 #define RADEON_MCLK_CNTL                0x0012
 678 #       define RADEON_FORCEON_MCLKA             (1 << 16)
 679 #       define RADEON_FORCEON_MCLKB             (1 << 17)
 680 #       define RADEON_FORCEON_YCLKA             (1 << 18)
 681 #       define RADEON_FORCEON_YCLKB             (1 << 19)
 682 #       define RADEON_FORCEON_MC                (1 << 20)
 683 #       define RADEON_FORCEON_AIC               (1 << 21)
 684
 685 #define RADEON_PP_BORDER_COLOR_0        0x1d40
 686 #define RADEON_PP_BORDER_COLOR_1        0x1d44
 687 #define RADEON_PP_BORDER_COLOR_2        0x1d48
 688 #define RADEON_PP_CNTL                  0x1c38
 689 #       define RADEON_SCISSOR_ENABLE            (1 <<  1)
 690 #define RADEON_PP_LUM_MATRIX            0x1d00
 691 #define RADEON_PP_MISC                  0x1c14
 692 #define RADEON_PP_ROT_MATRIX_0          0x1d58
 693 #define RADEON_PP_TXFILTER_0            0x1c54
 694 #define RADEON_PP_TXOFFSET_0            0x1c5c
 695 #define RADEON_PP_TXFILTER_1            0x1c6c
 696 #define RADEON_PP_TXFILTER_2            0x1c84
 697
 698 #define R300_RB2D_DSTCACHE_CTLSTAT      0x342c /* use R300_DSTCACHE_CTLSTAT */
 699 #define R300_DSTCACHE_CTLSTAT           0x1714
 700 #       define R300_RB2D_DC_FLUSH               (3 << 0)
 701 #       define R300_RB2D_DC_FREE                (3 << 2)
 702 #       define R300_RB2D_DC_FLUSH_ALL           0xf
 703 #       define R300_RB2D_DC_BUSY                (1 << 31)
 704 #define RADEON_RB3D_CNTL                0x1c3c
 705 #       define RADEON_ALPHA_BLEND_ENABLE        (1 << 0)
 706 #       define RADEON_PLANE_MASK_ENABLE         (1 << 1)
 707 #       define RADEON_DITHER_ENABLE             (1 << 2)
 708 #       define RADEON_ROUND_ENABLE              (1 << 3)
 709 #       define RADEON_SCALE_DITHER_ENABLE       (1 << 4)
 710 #       define RADEON_DITHER_INIT               (1 << 5)
 711 #       define RADEON_ROP_ENABLE                (1 << 6)
 712 #       define RADEON_STENCIL_ENABLE            (1 << 7)
 713 #       define RADEON_Z_ENABLE                  (1 << 8)
 714 #       define RADEON_ZBLOCK16                  (1 << 15)
 715 #define RADEON_RB3D_DEPTHOFFSET         0x1c24
 716 #define RADEON_RB3D_DEPTHCLEARVALUE     0x3230
 717 #define RADEON_RB3D_DEPTHPITCH          0x1c28
 718 #define RADEON_RB3D_PLANEMASK           0x1d84
 719 #define RADEON_RB3D_STENCILREFMASK      0x1d7c
 720 #define RADEON_RB3D_ZCACHE_MODE         0x3250
 721 #define RADEON_RB3D_ZCACHE_CTLSTAT      0x3254
 722 #       define RADEON_RB3D_ZC_FLUSH             (1 << 0)
 723 #       define RADEON_RB3D_ZC_FREE              (1 << 2)
 724 #       define RADEON_RB3D_ZC_FLUSH_ALL         0x5
 725 #       define RADEON_RB3D_ZC_BUSY              (1 << 31)
 726 #define R300_ZB_ZCACHE_CTLSTAT                  0x4f18
 727 #       define R300_ZC_FLUSH                    (1 << 0)
 728 #       define R300_ZC_FREE                     (1 << 1)
 729 #       define R300_ZC_BUSY                     (1 << 31)
 730 #define RADEON_RB3D_DSTCACHE_CTLSTAT            0x325c
 731 #       define RADEON_RB3D_DC_FLUSH             (3 << 0)
 732 #       define RADEON_RB3D_DC_FREE              (3 << 2)
 733 #       define RADEON_RB3D_DC_FLUSH_ALL         0xf
 734 #       define RADEON_RB3D_DC_BUSY              (1 << 31)
 735 #define R300_RB3D_DSTCACHE_CTLSTAT              0x4e4c
 736 #       define R300_RB3D_DC_FLUSH               (2 << 0)
 737 #       define R300_RB3D_DC_FREE                (2 << 2)
 738 #       define R300_RB3D_DC_FINISH              (1 << 4)
 739 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 740 #       define RADEON_Z_TEST_MASK               (7 << 4)
 741 #       define RADEON_Z_TEST_ALWAYS             (7 << 4)
 742 #       define RADEON_Z_HIERARCHY_ENABLE        (1 << 8)
 743 #       define RADEON_STENCIL_TEST_ALWAYS       (7 << 12)
 744 #       define RADEON_STENCIL_S_FAIL_REPLACE    (2 << 16)
 745 #       define RADEON_STENCIL_ZPASS_REPLACE     (2 << 20)
 746 #       define RADEON_STENCIL_ZFAIL_REPLACE     (2 << 24)
 747 #       define RADEON_Z_COMPRESSION_ENABLE      (1 << 28)
 748 #       define RADEON_FORCE_Z_DIRTY             (1 << 29)
 749 #       define RADEON_Z_WRITE_ENABLE            (1 << 30)
 750 #       define RADEON_Z_DECOMPRESSION_ENABLE    (1 << 31)
 751 #define RADEON_RBBM_SOFT_RESET          0x00f0
 752 #       define RADEON_SOFT_RESET_CP             (1 <<  0)
 753 #       define RADEON_SOFT_RESET_HI             (1 <<  1)
 754 #       define RADEON_SOFT_RESET_SE             (1 <<  2)
 755 #       define RADEON_SOFT_RESET_RE             (1 <<  3)
 756 #       define RADEON_SOFT_RESET_PP             (1 <<  4)
 757 #       define RADEON_SOFT_RESET_E2             (1 <<  5)
 758 #       define RADEON_SOFT_RESET_RB             (1 <<  6)
 759 #       define RADEON_SOFT_RESET_HDP            (1 <<  7)
 760 /*
 761  *   6:0  Available slots in the FIFO
 762  *   8    Host Interface active
 763  *   9    CP request active
 764  *   10   FIFO request active
 765  *   11   Host Interface retry active
 766  *   12   CP retry active
 767  *   13   FIFO retry active
 768  *   14   FIFO pipeline busy
 769  *   15   Event engine busy
 770  *   16   CP command stream busy
 771  *   17   2D engine busy
 772  *   18   2D portion of render backend busy
 773  *   20   3D setup engine busy
 774  *   26   GA engine busy
 775  *   27   CBA 2D engine busy
 776  *   31   2D engine busy or 3D engine busy or FIFO not empty or CP busy or
 777  *           command stream queue not empty or Ring Buffer not empty
 778  */
 779 #define RADEON_RBBM_STATUS              0x0e40
 780 /* Same as the previous RADEON_RBBM_STATUS; this is a mirror of that register.  */
 781 /* #define RADEON_RBBM_STATUS           0x1740 */
 782 /* bits 6:0 are dword slots available in the cmd fifo */
 783 #       define RADEON_RBBM_FIFOCNT_MASK         0x007f
 784 #       define RADEON_HIRQ_ON_RBB       (1 <<  8)
 785 #       define RADEON_CPRQ_ON_RBB       (1 <<  9)
 786 #       define RADEON_CFRQ_ON_RBB       (1 << 10)
 787 #       define RADEON_HIRQ_IN_RTBUF     (1 << 11)
 788 #       define RADEON_CPRQ_IN_RTBUF     (1 << 12)
 789 #       define RADEON_CFRQ_IN_RTBUF     (1 << 13)
 790 #       define RADEON_PIPE_BUSY         (1 << 14)
 791 #       define RADEON_ENG_EV_BUSY       (1 << 15)
 792 #       define RADEON_CP_CMDSTRM_BUSY   (1 << 16)
 793 #       define RADEON_E2_BUSY           (1 << 17)
 794 #       define RADEON_RB2D_BUSY         (1 << 18)
 795 #       define RADEON_RB3D_BUSY         (1 << 19) /* not used on r300 */
 796 #       define RADEON_VAP_BUSY          (1 << 20)
 797 #       define RADEON_RE_BUSY           (1 << 21) /* not used on r300 */
 798 #       define RADEON_TAM_BUSY          (1 << 22) /* not used on r300 */
 799 #       define RADEON_TDM_BUSY          (1 << 23) /* not used on r300 */
 800 #       define RADEON_PB_BUSY           (1 << 24) /* not used on r300 */
 801 #       define RADEON_TIM_BUSY          (1 << 25) /* not used on r300 */
 802 #       define RADEON_GA_BUSY           (1 << 26)
 803 #       define RADEON_CBA2D_BUSY        (1 << 27)
 804 #       define RADEON_RBBM_ACTIVE       (1 << 31)
 805 #define RADEON_RE_LINE_PATTERN          0x1cd0
 806 #define RADEON_RE_MISC                  0x26c4
 807 #define RADEON_RE_TOP_LEFT              0x26c0
 808 #define RADEON_RE_WIDTH_HEIGHT          0x1c44
 809 #define RADEON_RE_STIPPLE_ADDR          0x1cc8
 810 #define RADEON_RE_STIPPLE_DATA          0x1ccc
 811
 812 #define RADEON_SCISSOR_TL_0             0x1cd8
 813 #define RADEON_SCISSOR_BR_0             0x1cdc
 814 #define RADEON_SCISSOR_TL_1             0x1ce0
 815 #define RADEON_SCISSOR_BR_1             0x1ce4
 816 #define RADEON_SCISSOR_TL_2             0x1ce8
 817 #define RADEON_SCISSOR_BR_2             0x1cec
 818 #define RADEON_SE_COORD_FMT             0x1c50
 819 #define RADEON_SE_CNTL                  0x1c4c
 820 #       define RADEON_FFACE_CULL_CW             (0 << 0)
 821 #       define RADEON_BFACE_SOLID               (3 << 1)
 822 #       define RADEON_FFACE_SOLID               (3 << 3)
 823 #       define RADEON_FLAT_SHADE_VTX_LAST       (3 << 6)
 824 #       define RADEON_DIFFUSE_SHADE_FLAT        (1 << 8)
 825 #       define RADEON_DIFFUSE_SHADE_GOURAUD     (2 << 8)
 826 #       define RADEON_ALPHA_SHADE_FLAT          (1 << 10)
 827 #       define RADEON_ALPHA_SHADE_GOURAUD       (2 << 10)
 828 #       define RADEON_SPECULAR_SHADE_FLAT       (1 << 12)
 829 #       define RADEON_SPECULAR_SHADE_GOURAUD    (2 << 12)
 830 #       define RADEON_FOG_SHADE_FLAT            (1 << 14)
 831 #       define RADEON_FOG_SHADE_GOURAUD         (2 << 14)
 832 #       define RADEON_VPORT_XY_XFORM_ENABLE     (1 << 24)
 833 #       define RADEON_VPORT_Z_XFORM_ENABLE      (1 << 25)
 834 #       define RADEON_VTX_PIX_CENTER_OGL        (1 << 27)
 835 #       define RADEON_ROUND_MODE_TRUNC          (0 << 28)
 836 #       define RADEON_ROUND_PREC_8TH_PIX        (1 << 30)
 837 #define RADEON_SE_CNTL_STATUS           0x2140
 838 #define RADEON_SE_LINE_WIDTH            0x1db8
 839 #define RADEON_SE_VPORT_XSCALE          0x1d98
 840 #define RADEON_SE_ZBIAS_FACTOR          0x1db0
 841 #define RADEON_SE_TCL_MATERIAL_EMMISSIVE_RED 0x2210
 842 #define RADEON_SE_TCL_OUTPUT_VTX_FMT         0x2254
 843 #define RADEON_SE_TCL_VECTOR_INDX_REG        0x2200
 844 #       define RADEON_VEC_INDX_OCTWORD_STRIDE_SHIFT  16
 845 #       define RADEON_VEC_INDX_DWORD_COUNT_SHIFT     28
 846 #define RADEON_SE_TCL_VECTOR_DATA_REG       0x2204
 847 #define RADEON_SE_TCL_SCALAR_INDX_REG       0x2208
 848 #       define RADEON_SCAL_INDX_DWORD_STRIDE_SHIFT  16
 849 #define RADEON_SE_TCL_SCALAR_DATA_REG       0x220C
 850 #define RADEON_SURFACE_ACCESS_FLAGS     0x0bf8
 851 #define RADEON_SURFACE_ACCESS_CLR       0x0bfc
 852 #define RADEON_SURFACE_CNTL             0x0b00
 853 #       define RADEON_SURF_TRANSLATION_DIS      (1 << 8)
 854 #       define RADEON_NONSURF_AP0_SWP_MASK      (3 << 20)
 855 #       define RADEON_NONSURF_AP0_SWP_LITTLE    (0 << 20)
 856 #       define RADEON_NONSURF_AP0_SWP_BIG16     (1 << 20)
 857 #       define RADEON_NONSURF_AP0_SWP_BIG32     (2 << 20)
 858 #       define RADEON_NONSURF_AP1_SWP_MASK      (3 << 22)
 859 #       define RADEON_NONSURF_AP1_SWP_LITTLE    (0 << 22)
 860 #       define RADEON_NONSURF_AP1_SWP_BIG16     (1 << 22)
 861 #       define RADEON_NONSURF_AP1_SWP_BIG32     (2 << 22)
 862 #define RADEON_SURFACE0_INFO            0x0b0c
 863 #       define RADEON_SURF_PITCHSEL_MASK        (0x1ff << 0)
 864 #       define RADEON_SURF_TILE_MODE_MASK       (3 << 16)
 865 #       define RADEON_SURF_TILE_MODE_MACRO      (0 << 16)
 866 #       define RADEON_SURF_TILE_MODE_MICRO      (1 << 16)
 867 #       define RADEON_SURF_TILE_MODE_32BIT_Z    (2 << 16)
 868 #       define RADEON_SURF_TILE_MODE_16BIT_Z    (3 << 16)
 869 #define RADEON_SURFACE0_LOWER_BOUND     0x0b04
 870 #define RADEON_SURFACE0_UPPER_BOUND     0x0b08
 871 #       define RADEON_SURF_ADDRESS_FIXED_MASK   (0x3ff << 0)
 872 #define RADEON_SURFACE1_INFO            0x0b1c
 873 #define RADEON_SURFACE1_LOWER_BOUND     0x0b14
 874 #define RADEON_SURFACE1_UPPER_BOUND     0x0b18
 875 #define RADEON_SURFACE2_INFO            0x0b2c
 876 #define RADEON_SURFACE2_LOWER_BOUND     0x0b24
 877 #define RADEON_SURFACE2_UPPER_BOUND     0x0b28
 878 #define RADEON_SURFACE3_INFO            0x0b3c
 879 #define RADEON_SURFACE3_LOWER_BOUND     0x0b34
 880 #define RADEON_SURFACE3_UPPER_BOUND     0x0b38
 881 #define RADEON_SURFACE4_INFO            0x0b4c
 882 #define RADEON_SURFACE4_LOWER_BOUND     0x0b44
 883 #define RADEON_SURFACE4_UPPER_BOUND     0x0b48
 884 #define RADEON_SURFACE5_INFO            0x0b5c
 885 #define RADEON_SURFACE5_LOWER_BOUND     0x0b54
 886 #define RADEON_SURFACE5_UPPER_BOUND     0x0b58
 887 #define RADEON_SURFACE6_INFO            0x0b6c
 888 #define RADEON_SURFACE6_LOWER_BOUND     0x0b64
 889 #define RADEON_SURFACE6_UPPER_BOUND     0x0b68
 890 #define RADEON_SURFACE7_INFO            0x0b7c
 891 #define RADEON_SURFACE7_LOWER_BOUND     0x0b74
 892 #define RADEON_SURFACE7_UPPER_BOUND     0x0b78
 893 #define RADEON_SW_SEMAPHORE             0x013c
 894
 895 #define RADEON_WAIT_UNTIL               0x1720
 896 #       define RADEON_WAIT_CRTC_PFLIP           (1 << 0)
 897 #       define RADEON_WAIT_2D_IDLE              (1 << 14)
 898 #       define RADEON_WAIT_3D_IDLE              (1 << 15)
 899 #       define RADEON_WAIT_2D_IDLECLEAN         (1 << 16)
 900 #       define RADEON_WAIT_3D_IDLECLEAN         (1 << 17)
 901 #       define RADEON_WAIT_HOST_IDLECLEAN       (1 << 18)
 902
 903 #define RADEON_RB3D_ZMASKOFFSET         0x3234
 904 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 905 #       define RADEON_DEPTH_FORMAT_16BIT_INT_Z  (0 << 0)
 906 #       define RADEON_DEPTH_FORMAT_24BIT_INT_Z  (2 << 0)
 907
 908 /* CP registers */
 909 #define RADEON_CP_ME_RAM_ADDR           0x07d4
 910 #define RADEON_CP_ME_RAM_RADDR          0x07d8
 911 #define RADEON_CP_ME_RAM_DATAH          0x07dc
 912 #define RADEON_CP_ME_RAM_DATAL          0x07e0
 913
 914 #define RADEON_CP_RB_BASE               0x0700
 915 #define RADEON_CP_RB_CNTL               0x0704
 916 #       define RADEON_BUF_SWAP_32BIT            (2 << 16)
 917 #       define RADEON_RB_NO_UPDATE              (1 << 27)
 918 #define RADEON_CP_RB_RPTR_ADDR          0x070c
 919 #define RADEON_CP_RB_RPTR               0x0710
 920 #define RADEON_CP_RB_WPTR               0x0714
 921
 922 #define RADEON_CP_RB_WPTR_DELAY         0x0718
 923 #       define RADEON_PRE_WRITE_TIMER_SHIFT     0
 924 #       define RADEON_PRE_WRITE_LIMIT_SHIFT     23
 925
 926 #define RADEON_CP_IB_BASE               0x0738
 927
 928 #define RADEON_CP_CSQ_CNTL              0x0740
 929 #       define RADEON_CSQ_CNT_PRIMARY_MASK      (0xff << 0)
 930 #       define RADEON_CSQ_PRIDIS_INDDIS         (0 << 28)
 931 #       define RADEON_CSQ_PRIPIO_INDDIS         (1 << 28)
 932 #       define RADEON_CSQ_PRIBM_INDDIS          (2 << 28)
 933 #       define RADEON_CSQ_PRIPIO_INDBM          (3 << 28)
 934 #       define RADEON_CSQ_PRIBM_INDBM           (4 << 28)
 935 #       define RADEON_CSQ_PRIPIO_INDPIO         (15 << 28)
 936
 937 #define RADEON_AIC_CNTL                 0x01d0
 938 #       define RADEON_PCIGART_TRANSLATE_EN      (1 << 0)
 939 #       define RS480_MSI_REARM                  (1 << 3)
 940 #define RADEON_AIC_STAT                 0x01d4
 941 #define RADEON_AIC_PT_BASE              0x01d8
 942 #define RADEON_AIC_LO_ADDR              0x01dc
 943 #define RADEON_AIC_HI_ADDR              0x01e0
 944 #define RADEON_AIC_TLB_ADDR             0x01e4
 945 #define RADEON_AIC_TLB_DATA             0x01e8
 946
 947 /* CP command packets */
 948 #define RADEON_CP_PACKET0               0x00000000
 949 #       define RADEON_ONE_REG_WR                (1 << 15)
 950 #define RADEON_CP_PACKET1               0x40000000
 951 #define RADEON_CP_PACKET2               0x80000000
 952 #define RADEON_CP_PACKET3               0xC0000000
 953 #       define RADEON_CP_NOP                    0x00001000
 954 #       define RADEON_CP_NEXT_CHAR              0x00001900
 955 #       define RADEON_CP_PLY_NEXTSCAN           0x00001D00
 956 #       define RADEON_CP_SET_SCISSORS           0x00001E00
 957              /* GEN_INDX_PRIM is unsupported starting with R300 */
 958 #       define RADEON_3D_RNDR_GEN_INDX_PRIM     0x00002300
 959 #       define RADEON_WAIT_FOR_IDLE             0x00002600
 960 #       define RADEON_3D_DRAW_VBUF              0x00002800
 961 #       define RADEON_3D_DRAW_IMMD              0x00002900
 962 #       define RADEON_3D_DRAW_INDX              0x00002A00
 963 #       define RADEON_CP_LOAD_PALETTE           0x00002C00
 964 #       define RADEON_3D_LOAD_VBPNTR            0x00002F00
 965 #       define RADEON_MPEG_IDCT_MACROBLOCK      0x00003000
 966 #       define RADEON_MPEG_IDCT_MACROBLOCK_REV  0x00003100
 967 #       define RADEON_3D_CLEAR_ZMASK            0x00003200
 968 #       define RADEON_CP_INDX_BUFFER            0x00003300
 969 #       define RADEON_CP_3D_DRAW_VBUF_2         0x00003400
 970 #       define RADEON_CP_3D_DRAW_IMMD_2         0x00003500
 971 #       define RADEON_CP_3D_DRAW_INDX_2         0x00003600
 972 #       define RADEON_3D_CLEAR_HIZ              0x00003700
 973 #       define RADEON_CP_3D_CLEAR_CMASK         0x00003802
 974 #       define RADEON_CNTL_HOSTDATA_BLT         0x00009400
 975 #       define RADEON_CNTL_PAINT_MULTI          0x00009A00
 976 #       define RADEON_CNTL_BITBLT_MULTI         0x00009B00
 977 #       define RADEON_CNTL_SET_SCISSORS         0xC0001E00
 978
 979 #define RADEON_CP_PACKET_MASK           0xC0000000
 980 #define RADEON_CP_PACKET_COUNT_MASK     0x3fff0000
 981 #define RADEON_CP_PACKET0_REG_MASK      0x000007ff
 982 #define RADEON_CP_PACKET1_REG0_MASK     0x000007ff
 983 #define RADEON_CP_PACKET1_REG1_MASK     0x003ff800
 984
 985 #define RADEON_VTX_Z_PRESENT                    (1 << 31)
 986 #define RADEON_VTX_PKCOLOR_PRESENT              (1 << 3)
 987
 988 #define RADEON_PRIM_TYPE_NONE                   (0 << 0)
 989 #define RADEON_PRIM_TYPE_POINT                  (1 << 0)
 990 #define RADEON_PRIM_TYPE_LINE                   (2 << 0)
 991 #define RADEON_PRIM_TYPE_LINE_STRIP             (3 << 0)
 992 #define RADEON_PRIM_TYPE_TRI_LIST               (4 << 0)
 993 #define RADEON_PRIM_TYPE_TRI_FAN                (5 << 0)
 994 #define RADEON_PRIM_TYPE_TRI_STRIP              (6 << 0)
 995 #define RADEON_PRIM_TYPE_TRI_TYPE2              (7 << 0)
 996 #define RADEON_PRIM_TYPE_RECT_LIST              (8 << 0)
 997 #define RADEON_PRIM_TYPE_3VRT_POINT_LIST        (9 << 0)
 998 #define RADEON_PRIM_TYPE_3VRT_LINE_LIST         (10 << 0)
 999 #define RADEON_PRIM_TYPE_MASK                   0xf
1000 #define RADEON_PRIM_WALK_IND                    (1 << 4)
1001 #define RADEON_PRIM_WALK_LIST                   (2 << 4)
1002 #define RADEON_PRIM_WALK_RING                   (3 << 4)
1003 #define RADEON_COLOR_ORDER_BGRA                 (0 << 6)
1004 #define RADEON_COLOR_ORDER_RGBA                 (1 << 6)
1005 #define RADEON_MAOS_ENABLE                      (1 << 7)
1006 #define RADEON_VTX_FMT_R128_MODE                (0 << 8)
1007 #define RADEON_VTX_FMT_RADEON_MODE              (1 << 8)
1008 #define RADEON_NUM_VERTICES_SHIFT               16
1009
1010 #define RADEON_COLOR_FORMAT_CI8         2
1011 #define RADEON_COLOR_FORMAT_ARGB1555    3
1012 #define RADEON_COLOR_FORMAT_RGB565      4
1013 #define RADEON_COLOR_FORMAT_ARGB8888    6
1014 #define RADEON_COLOR_FORMAT_RGB332      7
1015 #define RADEON_COLOR_FORMAT_RGB8        9
1016 #define RADEON_COLOR_FORMAT_ARGB4444    15
1017
1018 #define RADEON_TXFORMAT_I8              0
1019 #define RADEON_TXFORMAT_AI88            1
1020 #define RADEON_TXFORMAT_RGB332          2
1021 #define RADEON_TXFORMAT_ARGB1555        3
1022 #define RADEON_TXFORMAT_RGB565          4
1023 #define RADEON_TXFORMAT_ARGB4444        5
1024 #define RADEON_TXFORMAT_ARGB8888        6
1025 #define RADEON_TXFORMAT_RGBA8888        7
1026 #define RADEON_TXFORMAT_Y8              8
1027 #define RADEON_TXFORMAT_VYUY422         10
1028 #define RADEON_TXFORMAT_YVYU422         11
1029 #define RADEON_TXFORMAT_DXT1            12
1030 #define RADEON_TXFORMAT_DXT23           14
1031 #define RADEON_TXFORMAT_DXT45           15
1032
1033 #define R200_PP_TXCBLEND_0                0x2f00
1034 #define R200_PP_TXCBLEND_1                0x2f10
1035 #define R200_PP_TXCBLEND_2                0x2f20
1036 #define R200_PP_TXCBLEND_3                0x2f30
1037 #define R200_PP_TXCBLEND_4                0x2f40
1038 #define R200_PP_TXCBLEND_5                0x2f50
1039 #define R200_PP_TXCBLEND_6                0x2f60
1040 #define R200_PP_TXCBLEND_7                0x2f70
1041 #define R200_SE_TCL_LIGHT_MODEL_CTL_0     0x2268
1042 #define R200_PP_TFACTOR_0                 0x2ee0
1043 #define R200_SE_VTX_FMT_0                 0x2088
1044 #define R200_SE_VAP_CNTL                  0x2080
1045 #define R200_SE_TCL_MATRIX_SEL_0          0x2230
1046 #define R200_SE_TCL_TEX_PROC_CTL_2        0x22a8
1047 #define R200_SE_TCL_UCP_VERT_BLEND_CTL    0x22c0
1048 #define R200_PP_TXFILTER_5                0x2ca0
1049 #define R200_PP_TXFILTER_4                0x2c80
1050 #define R200_PP_TXFILTER_3                0x2c60
1051 #define R200_PP_TXFILTER_2                0x2c40
1052 #define R200_PP_TXFILTER_1                0x2c20
1053 #define R200_PP_TXFILTER_0                0x2c00
1054 #define R200_PP_TXOFFSET_5                0x2d78
1055 #define R200_PP_TXOFFSET_4                0x2d60
1056 #define R200_PP_TXOFFSET_3                0x2d48
1057 #define R200_PP_TXOFFSET_2                0x2d30
1058 #define R200_PP_TXOFFSET_1                0x2d18
1059 #define R200_PP_TXOFFSET_0                0x2d00
1060
1061 #define R200_PP_CUBIC_FACES_0             0x2c18
1062 #define R200_PP_CUBIC_FACES_1             0x2c38
1063 #define R200_PP_CUBIC_FACES_2             0x2c58
1064 #define R200_PP_CUBIC_FACES_3             0x2c78
1065 #define R200_PP_CUBIC_FACES_4             0x2c98
1066 #define R200_PP_CUBIC_FACES_5             0x2cb8
1067 #define R200_PP_CUBIC_OFFSET_F1_0         0x2d04
1068 #define R200_PP_CUBIC_OFFSET_F2_0         0x2d08
1069 #define R200_PP_CUBIC_OFFSET_F3_0         0x2d0c
1070 #define R200_PP_CUBIC_OFFSET_F4_0         0x2d10
1071 #define R200_PP_CUBIC_OFFSET_F5_0         0x2d14
1072 #define R200_PP_CUBIC_OFFSET_F1_1         0x2d1c
1073 #define R200_PP_CUBIC_OFFSET_F2_1         0x2d20
1074 #define R200_PP_CUBIC_OFFSET_F3_1         0x2d24
1075 #define R200_PP_CUBIC_OFFSET_F4_1         0x2d28
1076 #define R200_PP_CUBIC_OFFSET_F5_1         0x2d2c
1077 #define R200_PP_CUBIC_OFFSET_F1_2         0x2d34
1078 #define R200_PP_CUBIC_OFFSET_F2_2         0x2d38
1079 #define R200_PP_CUBIC_OFFSET_F3_2         0x2d3c
1080 #define R200_PP_CUBIC_OFFSET_F4_2         0x2d40
1081 #define R200_PP_CUBIC_OFFSET_F5_2         0x2d44
1082 #define R200_PP_CUBIC_OFFSET_F1_3         0x2d4c
1083 #define R200_PP_CUBIC_OFFSET_F2_3         0x2d50
1084 #define R200_PP_CUBIC_OFFSET_F3_3         0x2d54
1085 #define R200_PP_CUBIC_OFFSET_F4_3         0x2d58
1086 #define R200_PP_CUBIC_OFFSET_F5_3         0x2d5c
1087 #define R200_PP_CUBIC_OFFSET_F1_4         0x2d64
1088 #define R200_PP_CUBIC_OFFSET_F2_4         0x2d68
1089 #define R200_PP_CUBIC_OFFSET_F3_4         0x2d6c
1090 #define R200_PP_CUBIC_OFFSET_F4_4         0x2d70
1091 #define R200_PP_CUBIC_OFFSET_F5_4         0x2d74
1092 #define R200_PP_CUBIC_OFFSET_F1_5         0x2d7c
1093 #define R200_PP_CUBIC_OFFSET_F2_5         0x2d80
1094 #define R200_PP_CUBIC_OFFSET_F3_5         0x2d84
1095 #define R200_PP_CUBIC_OFFSET_F4_5         0x2d88
1096 #define R200_PP_CUBIC_OFFSET_F5_5         0x2d8c
1097
1098 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
1099 #define R200_SE_VTE_CNTL                  0x20b0
1100 #define R200_SE_TCL_OUTPUT_VTX_COMP_SEL   0x2250
1101 #define R200_PP_TAM_DEBUG3                0x2d9c
1102 #define R200_PP_CNTL_X                    0x2cc4
1103 #define R200_SE_VAP_CNTL_STATUS           0x2140
1104 #define R200_RE_SCISSOR_TL_0              0x1cd8
1105 #define R200_RE_SCISSOR_TL_1              0x1ce0
1106 #define R200_RE_SCISSOR_TL_2              0x1ce8
1107 #define R200_RB3D_DEPTHXY_OFFSET          0x1d60
1108 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
1109 #define R200_SE_VTX_STATE_CNTL            0x2180
1110 #define R200_RE_POINTSIZE                 0x2648
1111 #define R200_SE_TCL_INPUT_VTX_VECTOR_ADDR_0 0x2254
1112
1113 #define RADEON_PP_TEX_SIZE_0                0x1d04      /* NPOT */
1114 #define RADEON_PP_TEX_SIZE_1                0x1d0c
1115 #define RADEON_PP_TEX_SIZE_2                0x1d14
1116
1117 #define RADEON_PP_CUBIC_FACES_0             0x1d24
1118 #define RADEON_PP_CUBIC_FACES_1             0x1d28
1119 #define RADEON_PP_CUBIC_FACES_2             0x1d2c
1120 #define RADEON_PP_CUBIC_OFFSET_T0_0         0x1dd0      /* bits [31:5] */
1121 #define RADEON_PP_CUBIC_OFFSET_T1_0         0x1e00
1122 #define RADEON_PP_CUBIC_OFFSET_T2_0         0x1e14
1123
1124 #define RADEON_SE_TCL_STATE_FLUSH           0x2284
1125
1126 #define SE_VAP_CNTL__TCL_ENA_MASK                          0x00000001
1127 #define SE_VAP_CNTL__FORCE_W_TO_ONE_MASK                   0x00010000
1128 #define SE_VAP_CNTL__VF_MAX_VTX_NUM__SHIFT                 0x00000012
1129 #define SE_VTE_CNTL__VTX_XY_FMT_MASK                       0x00000100
1130 #define SE_VTE_CNTL__VTX_Z_FMT_MASK                        0x00000200
1131 #define SE_VTX_FMT_0__VTX_Z0_PRESENT_MASK                  0x00000001
1132 #define SE_VTX_FMT_0__VTX_W0_PRESENT_MASK                  0x00000002
1133 #define SE_VTX_FMT_0__VTX_COLOR_0_FMT__SHIFT               0x0000000b
1134 #define R200_3D_DRAW_IMMD_2      0xC0003500
1135 #define R200_SE_VTX_FMT_1                 0x208c
1136 #define R200_RE_CNTL                      0x1c50
1137
1138 #define R200_RB3D_BLENDCOLOR              0x3218
1139
1140 #define R200_SE_TCL_POINT_SPRITE_CNTL     0x22c4
1141
1142 #define R200_PP_TRI_PERF                  0x2cf8
1143
1144 #define R200_PP_AFS_0                     0x2f80
1145 #define R200_PP_AFS_1                     0x2f00 /* same as txcblend_0 */
1146
1147 #define R200_VAP_PVS_CNTL_1               0x22D0
1148
1149 /* MPEG settings from VHA code */
1150 #define RADEON_VHA_SETTO16_1                       0x2694
1151 #define RADEON_VHA_SETTO16_2                       0x2680
1152 #define RADEON_VHA_SETTO0_1                        0x1840
1153 #define RADEON_VHA_FB_OFFSET                       0x19e4
1154 #define RADEON_VHA_SETTO1AND70S                    0x19d8
1155 #define RADEON_VHA_DST_PITCH                       0x1408
1156
1157 // set as reference header
1158 #define RADEON_VHA_BACKFRAME0_OFF_Y              0x1840
1159 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_Y        0x1844
1160 #define RADEON_VHA_BACKFRAME0_OFF_U              0x1848
1161 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_U        0x184c
1162 #define RADOEN_VHA_BACKFRAME0_OFF_V              0x1850
1163 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_V        0x1854
1164 #define RADEON_VHA_FORWFRAME0_OFF_Y              0x1858
1165 #define RADEON_VHA_FORWFRAME1_OFF_PITCH_Y        0x185c
1166 #define RADEON_VHA_FORWFRAME0_OFF_U              0x1860
1167 #define RADEON_VHA_FORWFRAME1_OFF_PITCH_U        0x1864
1168 #define RADEON_VHA_FORWFRAME0_OFF_V              0x1868
1169 #define RADEON_VHA_FORWFRAME0_OFF_PITCH_V        0x1880
1170 #define RADEON_VHA_BACKFRAME0_OFF_Y_2            0x1884
1171 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_Y_2      0x1888
1172 #define RADEON_VHA_BACKFRAME0_OFF_U_2            0x188c
1173 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_U_2      0x1890
1174 #define RADEON_VHA_BACKFRAME0_OFF_V_2            0x1894
1175 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_V_2      0x1898
1176
1177 #define R500_D1CRTC_STATUS 0x609c
1178 #define R500_D2CRTC_STATUS 0x689c
1179 #define R500_CRTC_V_BLANK (1<<0)
1180
1181 #define R500_D1CRTC_FRAME_COUNT 0x60a4
1182 #define R500_D2CRTC_FRAME_COUNT 0x68a4
1183
1184 #define R500_D1MODE_V_COUNTER 0x6530
1185 #define R500_D2MODE_V_COUNTER 0x6d30
1186
1187 #define R500_D1MODE_VBLANK_STATUS 0x6534
1188 #define R500_D2MODE_VBLANK_STATUS 0x6d34
1189 #define R500_VBLANK_OCCURED (1<<0)
1190 #define R500_VBLANK_ACK     (1<<4)
1191 #define R500_VBLANK_STAT    (1<<12)
1192 #define R500_VBLANK_INT     (1<<16)
1193
1194 #define R500_DxMODE_INT_MASK 0x6540
1195 #define R500_D1MODE_INT_MASK (1<<0)
1196 #define R500_D2MODE_INT_MASK (1<<8)
1197
1198 #define R500_DISP_INTERRUPT_STATUS 0x7edc
1199 #define R500_D1_VBLANK_INTERRUPT (1 << 4)
1200 #define R500_D2_VBLANK_INTERRUPT (1 << 5)
1201
1202 /* Constants */
1203 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
1204
1205 #define RADEON_LAST_FRAME_REG           RADEON_SCRATCH_REG0
1206 #define RADEON_LAST_DISPATCH_REG        RADEON_SCRATCH_REG1
1207 #define RADEON_LAST_CLEAR_REG           RADEON_SCRATCH_REG2
1208 #define RADEON_LAST_SWI_REG             RADEON_SCRATCH_REG3
1209 #define RADEON_LAST_DISPATCH            1
1210
1211 #define RADEON_MAX_VB_AGE               0x7fffffff
1212 #define RADEON_MAX_VB_VERTS             (0xffff)
1213
1214 #define RADEON_RING_HIGH_MARK           128
1215
1216 #define RADEON_PCIGART_TABLE_SIZE      (32*1024)
1217
1218 #define RADEON_READ(reg)    DRM_READ32(  dev_priv->mmio, (reg) )
1219 #define RADEON_WRITE(reg,val)  DRM_WRITE32( dev_priv->mmio, (reg), (val) )
1220 #define RADEON_READ8(reg)       DRM_READ8(  dev_priv->mmio, (reg) )
1221 #define RADEON_WRITE8(reg,val)  DRM_WRITE8( dev_priv->mmio, (reg), (val) )
1222
1223 #define RADEON_WRITE_PLL( addr, val )                                   \
1224 do {                                                                    \
1225         RADEON_WRITE8( RADEON_CLOCK_CNTL_INDEX,                         \
1226                        ((addr) & 0x1f) | RADEON_PLL_WR_EN );            \
1227         RADEON_WRITE( RADEON_CLOCK_CNTL_DATA, (val) );                  \
1228 } while (0)
1229
1230 #define RADEON_WRITE_PCIE( addr, val )                                  \
1231 do {                                                                    \
1232         RADEON_WRITE8( RADEON_PCIE_INDEX,                               \
1233                         ((addr) & 0xff));                               \
1234         RADEON_WRITE( RADEON_PCIE_DATA, (val) );                        \
1235 } while (0)
1236
1237 #define R500_WRITE_MCIND( addr, val )                                   \
1238 do {                                                            \
1239         RADEON_WRITE(R520_MC_IND_INDEX, 0xff0000 | ((addr) & 0xff));    \
1240         RADEON_WRITE(R520_MC_IND_DATA, (val));                  \
1241         RADEON_WRITE(R520_MC_IND_INDEX, 0);     \
1242 } while (0)
1243
1244 #define RS480_WRITE_MCIND( addr, val )                          \
1245 do {                                                                    \
1246         RADEON_WRITE( RS480_NB_MC_INDEX,                                \
1247                         ((addr) & 0xff) | RS480_NB_MC_IND_WR_EN);       \
1248         RADEON_WRITE( RS480_NB_MC_DATA, (val) );                        \
1249         RADEON_WRITE( RS480_NB_MC_INDEX, 0xff );                        \
1250 } while (0)
1251
1252 #define RS690_WRITE_MCIND( addr, val )                                  \
1253 do {                                                            \
1254         RADEON_WRITE(RS690_MC_INDEX, RS690_MC_INDEX_WR_EN | ((addr) & RS690_MC_INDEX_MASK));    \
1255         RADEON_WRITE(RS690_MC_DATA, val);                       \
1256         RADEON_WRITE(RS690_MC_INDEX, RS690_MC_INDEX_WR_ACK);    \
1257 } while (0)
1258
1259 #define IGP_WRITE_MCIND( addr, val )                            \
1260 do {                                                                    \
1261     if (((dev_priv->flags & RADEON_FAMILY_MASK) == CHIP_RS690) ||       \
1262         ((dev_priv->flags & RADEON_FAMILY_MASK) == CHIP_RS740))         \
1263                 RS690_WRITE_MCIND( addr, val );                         \
1264         else                                                            \
1265                 RS480_WRITE_MCIND( addr, val );                         \
1266 } while (0)
1267
1268 #define CP_PACKET0( reg, n )                                            \
1269         (RADEON_CP_PACKET0 | ((n) << 16) | ((reg) >> 2))
1270 #define CP_PACKET0_TABLE( reg, n )                                      \
1271         (RADEON_CP_PACKET0 | RADEON_ONE_REG_WR | ((n) << 16) | ((reg) >> 2))
1272 #define CP_PACKET1( reg0, reg1 )                                        \
1273         (RADEON_CP_PACKET1 | (((reg1) >> 2) << 15) | ((reg0) >> 2))
1274 #define CP_PACKET2()                                                    \
1275         (RADEON_CP_PACKET2)
1276 #define CP_PACKET3( pkt, n )                                            \
1277         (RADEON_CP_PACKET3 | (pkt) | ((n) << 16))
1278
1279 /* ================================================================
1280  * Engine control helper macros
1281  */
1282
1283 #define RADEON_WAIT_UNTIL_2D_IDLE() do {                                \
1284         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1285         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
1286                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1287 } while (0)
1288
1289 #define RADEON_WAIT_UNTIL_3D_IDLE() do {                                \
1290         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1291         OUT_RING( (RADEON_WAIT_3D_IDLECLEAN |                           \
1292                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1293 } while (0)
1294
1295 #define RADEON_WAIT_UNTIL_IDLE() do {                                   \
1296         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1297         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
1298                    RADEON_WAIT_3D_IDLECLEAN |                           \
1299                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1300 } while (0)
1301
1302 #define RADEON_WAIT_UNTIL_PAGE_FLIPPED() do {                           \
1303         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1304         OUT_RING( RADEON_WAIT_CRTC_PFLIP );                             \
1305 } while (0)
1306
1307 #define RADEON_FLUSH_CACHE() do {                                       \
1308         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1309                 OUT_RING(CP_PACKET0(RADEON_RB3D_DSTCACHE_CTLSTAT, 0));  \
1310                 OUT_RING(RADEON_RB3D_DC_FLUSH);                         \
1311         } else {                                                        \
1312                 OUT_RING(CP_PACKET0(R300_RB3D_DSTCACHE_CTLSTAT, 0));    \
1313                 OUT_RING(R300_RB3D_DC_FLUSH);                           \
1314         }                                                               \
1315 } while (0)
1316
1317 #define RADEON_PURGE_CACHE() do {                                       \
1318         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1319                 OUT_RING(CP_PACKET0( RADEON_RB3D_DSTCACHE_CTLSTAT, 0)); \
1320                 OUT_RING(RADEON_RB3D_DC_FLUSH | RADEON_RB3D_DC_FREE);   \
1321         } else {                                                        \
1322                 OUT_RING(CP_PACKET0(R300_RB3D_DSTCACHE_CTLSTAT, 0));    \
1323                 OUT_RING(R300_RB3D_DC_FLUSH | R300_RB3D_DC_FREE );      \
1324         }                                                               \
1325 } while (0)
1326
1327 #define RADEON_FLUSH_ZCACHE() do {                                      \
1328         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1329                 OUT_RING( CP_PACKET0( RADEON_RB3D_ZCACHE_CTLSTAT, 0 ) ); \
1330                 OUT_RING( RADEON_RB3D_ZC_FLUSH );                       \
1331         } else {                                                        \
1332                 OUT_RING( CP_PACKET0( R300_ZB_ZCACHE_CTLSTAT, 0 ) );    \
1333                 OUT_RING( R300_ZC_FLUSH );                              \
1334         }                                                               \
1335 } while (0)
1336
1337 #define RADEON_PURGE_ZCACHE() do {                                      \
1338         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1339                 OUT_RING(CP_PACKET0(RADEON_RB3D_ZCACHE_CTLSTAT, 0));    \
1340                 OUT_RING(RADEON_RB3D_ZC_FLUSH | RADEON_RB3D_ZC_FREE);   \
1341         } else {                                                        \
1342                 OUT_RING(CP_PACKET0(R300_ZB_ZCACHE_CTLSTAT, 0));        \
1343                 OUT_RING(R300_ZC_FLUSH | R300_ZC_FREE);                 \
1344         }                                                               \
1345 } while (0)
1346
1347 /* ================================================================
1348  * Misc helper macros
1349  */
1350
1351 /* Perfbox functionality only.
1352  */
1353 #define RING_SPACE_TEST_WITH_RETURN( dev_priv )                         \
1354 do {                                                                    \
1355         if (!(dev_priv->stats.boxes & RADEON_BOX_DMA_IDLE)) {           \
1356                 u32 head = GET_RING_HEAD( dev_priv );                   \
1357                 if (head == dev_priv->ring.tail)                        \
1358                         dev_priv->stats.boxes |= RADEON_BOX_DMA_IDLE;   \
1359         }                                                               \
1360 } while (0)
1361
1362 #define VB_AGE_TEST_WITH_RETURN( dev_priv )                             \
1363 do {                                                                    \
1364         drm_radeon_sarea_t *sarea_priv = dev_priv->sarea_priv;          \
1365         if ( sarea_priv->last_dispatch >= RADEON_MAX_VB_AGE ) {         \
1366                 int __ret = radeon_do_cp_idle( dev_priv );              \
1367                 if ( __ret ) return __ret;                              \
1368                 sarea_priv->last_dispatch = 0;                          \
1369                 radeon_freelist_reset( dev );                           \
1370         }                                                               \
1371 } while (0)
1372
1373 #define RADEON_DISPATCH_AGE( age ) do {                                 \
1374         OUT_RING( CP_PACKET0( RADEON_LAST_DISPATCH_REG, 0 ) );          \
1375         OUT_RING( age );                                                \
1376 } while (0)
1377
1378 #define RADEON_FRAME_AGE( age ) do {                                    \
1379         OUT_RING( CP_PACKET0( RADEON_LAST_FRAME_REG, 0 ) );             \
1380         OUT_RING( age );                                                \
1381 } while (0)
1382
1383 #define RADEON_CLEAR_AGE( age ) do {                                    \
1384         OUT_RING( CP_PACKET0( RADEON_LAST_CLEAR_REG, 0 ) );             \
1385         OUT_RING( age );                                                \
1386 } while (0)
1387
1388 /* ================================================================
1389  * Ring control
1390  */
1391
1392 #define RADEON_VERBOSE  0
1393
1394 #define RING_LOCALS     int write, _nr; unsigned int mask; u32 *ring;
1395
1396 #define BEGIN_RING( n ) do {                                            \
1397         if ( RADEON_VERBOSE ) {                                         \
1398                 DRM_INFO( "BEGIN_RING( %d )\n", (n));                   \
1399         }                                                               \
1400         if ( dev_priv->ring.space <= (n) * sizeof(u32) ) {              \
1401                 COMMIT_RING();                                          \
1402                 radeon_wait_ring( dev_priv, (n) * sizeof(u32) );        \
1403         }                                                               \
1404         _nr = n; dev_priv->ring.space -= (n) * sizeof(u32);             \
1405         ring = dev_priv->ring.start;                                    \
1406         write = dev_priv->ring.tail;                                    \
1407         mask = dev_priv->ring.tail_mask;                                \
1408 } while (0)
1409
1410 #define ADVANCE_RING() do {                                             \
1411         if ( RADEON_VERBOSE ) {                                         \
1412                 DRM_INFO( "ADVANCE_RING() wr=0x%06x tail=0x%06x\n",     \
1413                           write, dev_priv->ring.tail );                 \
1414         }                                                               \
1415         if (((dev_priv->ring.tail + _nr) & mask) != write) {            \
1416                 DRM_ERROR(                                              \
1417                         "ADVANCE_RING(): mismatch: nr: %x write: %x line: %d\n",        \
1418                         ((dev_priv->ring.tail + _nr) & mask),           \
1419                         write, __LINE__);                                               \
1420         } else                                                          \
1421                 dev_priv->ring.tail = write;                            \
1422 } while (0)
1423
1424 #define COMMIT_RING() do {                                              \
1425         /* Flush writes to ring */                                      \
1426         DRM_MEMORYBARRIER();                                            \
1427         GET_RING_HEAD( dev_priv );                                      \
1428         RADEON_WRITE( RADEON_CP_RB_WPTR, dev_priv->ring.tail );         \
1429         /* read from PCI bus to ensure correct posting */               \
1430         RADEON_READ( RADEON_CP_RB_RPTR );                               \
1431 } while (0)
1432
1433 #define OUT_RING( x ) do {                                              \
1434         if ( RADEON_VERBOSE ) {                                         \
1435                 DRM_INFO( "   OUT_RING( 0x%08x ) at 0x%x\n",            \
1436                            (unsigned int)(x), write );                  \
1437         }                                                               \
1438         ring[write++] = (x);                                            \
1439         write &= mask;                                                  \
1440 } while (0)
1441
1442 #define OUT_RING_REG( reg, val ) do {                                   \
1443         OUT_RING( CP_PACKET0( reg, 0 ) );                               \
1444         OUT_RING( val );                                                \
1445 } while (0)
1446
1447 #define OUT_RING_TABLE( tab, sz ) do {                          \
1448         int _size = (sz);                                       \
1449         int *_tab = (int *)(tab);                               \
1450                                                                 \
1451         if (write + _size > mask) {                             \
1452                 int _i = (mask+1) - write;                      \
1453                 _size -= _i;                                    \
1454                 while (_i > 0) {                                \
1455                         *(int *)(ring + write) = *_tab++;       \
1456                         write++;                                \
1457                         _i--;                                   \
1458                 }                                               \
1459                 write = 0;                                      \
1460                 _tab += _i;                                     \
1461         }                                                       \
1462         while (_size > 0) {                                     \
1463                 *(ring + write) = *_tab++;                      \
1464                 write++;                                        \
1465                 _size--;                                        \
1466         }                                                       \
1467         write &= mask;                                          \
1468 } while (0)
1469
1470 #endif                          /* __RADEON_DRV_H__ */