include/configs/ls2080a_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2017 NXP
   4  * Copyright (C) 2014 Freescale Semiconductor
   5  */
   6
   7 #ifndef __LS2_COMMON_H
   8 #define __LS2_COMMON_H
   9
  10 #include <asm/arch/stream_id_lsch3.h>
  11 #include <asm/arch/config.h>
  12
  13 /* Link Definitions */
  14
  15 /* We need architecture specific misc initializations */
  16
  17 /* Link Definitions */
  18
  19 #define CONFIG_VERY_BIG_RAM
  20 #define CONFIG_SYS_DDR_SDRAM_BASE       0x80000000UL
  21 #define CONFIG_SYS_FSL_DDR_SDRAM_BASE_PHY       0
  22 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  23 #define CONFIG_SYS_DDR_BLOCK2_BASE      0x8080000000ULL
  24 #define CONFIG_SYS_FSL_DDR_MAIN_NUM_CTRLS       2
  25
  26 /*
  27  * SMP Definitinos
  28  */
  29 #define CPU_RELEASE_ADDR                secondary_boot_addr
  30
  31 #define CONFIG_SYS_FSL_OTHER_DDR_NUM_CTRLS
  32
  33 /*
  34  * This is not an accurate number. It is used in start.S. The frequency
  35  * will be udpated later when get_bus_freq(0) is available.
  36  */
  37
  38 /* GPIO */
  39
  40 /* I2C */
  41
  42 /* Serial Port */
  43 #define CONFIG_SYS_NS16550_SERIAL
  44 #define CONFIG_SYS_NS16550_REG_SIZE     1
  45 #define CONFIG_SYS_NS16550_CLK          (get_serial_clock())
  46
  47 /*
  48  * During booting, IFC is mapped at the region of 0x30000000.
  49  * But this region is limited to 256MB. To accommodate NOR, promjet
  50  * and FPGA. This region is divided as below:
  51  * 0x30000000 - 0x37ffffff : 128MB : NOR flash
  52  * 0x38000000 - 0x3BFFFFFF : 64MB  : Promjet
  53  * 0x3C000000 - 0x40000000 : 64MB  : FPGA etc
  54  *
  55  * To accommodate bigger NOR flash and other devices, we will map IFC
  56  * chip selects to as below:
  57  * 0x5_1000_0000..0x5_1fff_ffff Memory Hole
  58  * 0x5_2000_0000..0x5_3fff_ffff IFC CSx (FPGA, NAND and others 512MB)
  59  * 0x5_4000_0000..0x5_7fff_ffff ASIC or others 1GB
  60  * 0x5_8000_0000..0x5_bfff_ffff IFC CS0 1GB (NOR/Promjet)
  61  * 0x5_C000_0000..0x5_ffff_ffff IFC CS1 1GB (NOR/Promjet)
  62  *
  63  * For e.g. NOR flash at CS0 will be mapped to 0x580000000 after relocation.
  64  * CONFIG_SYS_FLASH_BASE has the final address (core view)
  65  * CONFIG_SYS_FLASH_BASE_PHYS has the final address (IFC view)
  66  * CONFIG_SYS_FLASH_BASE_PHYS_EARLY has the temporary IFC address
  67  * CONFIG_SYS_TEXT_BASE is linked to 0x30000000 for booting
  68  */
  69
  70 #define CONFIG_SYS_FLASH_BASE                   0x580000000ULL
  71 #define CONFIG_SYS_FLASH_BASE_PHYS              0x80000000
  72 #define CONFIG_SYS_FLASH_BASE_PHYS_EARLY        0x00000000
  73
  74 #define CONFIG_SYS_FLASH1_BASE_PHYS             0xC0000000
  75 #define CONFIG_SYS_FLASH1_BASE_PHYS_EARLY       0x8000000
  76
  77 #ifndef __ASSEMBLY__
  78 unsigned long long get_qixis_addr(void);
  79 #endif
  80 #define QIXIS_BASE                              get_qixis_addr()
  81 #define QIXIS_BASE_PHYS                         0x20000000
  82 #define QIXIS_BASE_PHYS_EARLY                   0xC000000
  83 #define QIXIS_STAT_PRES1                        0xb
  84 #define QIXIS_SDID_MASK                         0x07
  85 #define QIXIS_ESDHC_NO_ADAPTER                  0x7
  86
  87 #define CONFIG_SYS_NAND_BASE                    0x530000000ULL
  88 #define CONFIG_SYS_NAND_BASE_PHYS               0x30000000
  89
  90 /* MC firmware */
  91 /* TODO Actual DPL max length needs to be confirmed with the MC FW team */
  92 #define CONFIG_SYS_LS_MC_DPC_MAX_LENGTH     0x20000
  93 #define CONFIG_SYS_LS_MC_DRAM_DPC_OFFSET    0x00F00000
  94 #define CONFIG_SYS_LS_MC_DPL_MAX_LENGTH     0x20000
  95 #define CONFIG_SYS_LS_MC_DRAM_DPL_OFFSET    0x00F20000
  96 /* For LS2085A */
  97 #define CONFIG_SYS_LS_MC_AIOP_IMG_MAX_LENGTH    0x200000
  98 #define CONFIG_SYS_LS_MC_DRAM_AIOP_IMG_OFFSET   0x07000000
  99
 100 /*
 101  * Carve out a DDR region which will not be used by u-boot/Linux
 102  *
 103  * It will be used by MC and Debug Server. The MC region must be
 104  * 512MB aligned, so the min size to hide is 512MB.
 105  */
 106 #ifdef CONFIG_FSL_MC_ENET
 107 #define CONFIG_SYS_LS_MC_DRAM_BLOCK_MIN_SIZE            (128UL * 1024 * 1024)
 108 #endif
 109
 110 /* Miscellaneous configurable options */
 111
 112 /* Physical Memory Map */
 113 /* fixme: these need to be checked against the board */
 114
 115 #define CONFIG_HWCONFIG
 116 #define HWCONFIG_BUFFER_SIZE            128
 117
 118 /* Initial environment variables */
 119 #define CONFIG_EXTRA_ENV_SETTINGS               \
 120         "hwconfig=fsl_ddr:bank_intlv=auto\0"    \
 121         "loadaddr=0x80100000\0"                 \
 122         "kernel_addr=0x100000\0"                \
 123         "ramdisk_addr=0x800000\0"               \
 124         "ramdisk_size=0x2000000\0"              \
 125         "fdt_high=0xa0000000\0"                 \
 126         "initrd_high=0xffffffffffffffff\0"      \
 127         "kernel_start=0x581000000\0"            \
 128         "kernel_load=0xa0000000\0"              \
 129         "kernel_size=0x2800000\0"               \
 130         "console=ttyAMA0,38400n8\0"             \
 131         "mcinitcmd=fsl_mc start mc 0x580a00000" \
 132         " 0x580e00000 \0"
 133
 134 #ifdef CONFIG_NAND_BOOT
 135 #define CONFIG_SYS_NAND_U_BOOT_DST      0x80400000
 136 #define CONFIG_SYS_NAND_U_BOOT_START    CONFIG_SYS_NAND_U_BOOT_DST
 137 #endif
 138 #define CONFIG_SYS_MONITOR_LEN          (1024 * 1024)
 139
 140 #include <asm/arch/soc.h>
 141
 142 #endif /* __LS2_COMMON_H */