arch/powerpc/cpu/mpc83xx/start.S

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 1998  Dan Malek <dmalek@jlc.net>
   4  * Copyright (C) 1999  Magnus Damm <kieraypc01.p.y.kie.era.ericsson.se>
   5  * Copyright (C) 2000, 2001,2002 Wolfgang Denk <wd@denx.de>
   6  * Copyright Freescale Semiconductor, Inc. 2004, 2006, 2008.
   7  */
   8
   9 /*
  10  *  U-Boot - Startup Code for MPC83xx PowerPC based Embedded Boards
  11  */
  12
  13 #include <asm-offsets.h>
  14 #include <config.h>
  15 #include <mpc83xx.h>
  16 #include <version.h>
  17
  18 #define CONFIG_83XX     1               /* needed for Linux kernel header files*/
  19
  20 #include <ppc_asm.tmpl>
  21 #include <ppc_defs.h>
  22
  23 #include <asm/cache.h>
  24 #include <asm/mmu.h>
  25 #include <asm/u-boot.h>
  26
  27 #include "hrcw/hrcw.h"
  28
  29 /* We don't want the  MMU yet.
  30  */
  31 #undef  MSR_KERNEL
  32
  33 /*
  34  * Floating Point enable, Machine Check and Recoverable Interr.
  35  */
  36 #ifdef DEBUG
  37 #define MSR_KERNEL (MSR_FP|MSR_RI)
  38 #else
  39 #define MSR_KERNEL (MSR_FP|MSR_ME|MSR_RI)
  40 #endif
  41
  42 #if defined(CONFIG_NAND_SPL) || \
  43         (defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL))
  44 #define MINIMAL_SPL
  45 #endif
  46
  47 #if !defined(CONFIG_SPL_BUILD) && !defined(CONFIG_NAND_SPL) && \
  48         !defined(CONFIG_SYS_RAMBOOT)
  49 #define CONFIG_SYS_FLASHBOOT
  50 #endif
  51
  52 /*
  53  * Set up GOT: Global Offset Table
  54  *
  55  * Use r12 to access the GOT
  56  */
  57         START_GOT
  58         GOT_ENTRY(_GOT2_TABLE_)
  59         GOT_ENTRY(__bss_start)
  60         GOT_ENTRY(__bss_end)
  61
  62 #ifndef MINIMAL_SPL
  63         GOT_ENTRY(_FIXUP_TABLE_)
  64         GOT_ENTRY(_start)
  65         GOT_ENTRY(_start_of_vectors)
  66         GOT_ENTRY(_end_of_vectors)
  67         GOT_ENTRY(transfer_to_handler)
  68 #endif
  69         END_GOT
  70
  71 /*
  72  * The Hard Reset Configuration Word (HRCW) table is in the first 64
  73  * (0x40) bytes of flash.  It has 8 bytes, but each byte is repeated 8
  74  * times so the processor can fetch it out of flash whether the flash
  75  * is 8, 16, 32, or 64 bits wide (hardware trickery).
  76  */
  77         .text
  78 #define _HRCW_TABLE_ENTRY(w)            \
  79         .fill   8,1,(((w)>>24)&0xff);   \
  80         .fill   8,1,(((w)>>16)&0xff);   \
  81         .fill   8,1,(((w)>> 8)&0xff);   \
  82         .fill   8,1,(((w)    )&0xff)
  83
  84         _HRCW_TABLE_ENTRY(CONFIG_SYS_HRCW_LOW)
  85         _HRCW_TABLE_ENTRY(CONFIG_SYS_HRCW_HIGH)
  86
  87 /*
  88  * Magic number and version string - put it after the HRCW since it
  89  * cannot be first in flash like it is in many other processors.
  90  */
  91         .long   0x27051956              /* U-Boot Magic Number */
  92
  93         .globl  version_string
  94 version_string:
  95         .ascii U_BOOT_VERSION_STRING, "\0"
  96
  97         .align 2
  98
  99         .globl enable_addr_trans
 100 enable_addr_trans:
 101         /* enable address translation */
 102         mfmsr   r5
 103         ori     r5, r5, (MSR_IR | MSR_DR)
 104         mtmsr   r5
 105         isync
 106         blr
 107
 108         .globl disable_addr_trans
 109 disable_addr_trans:
 110         /* disable address translation */
 111         mflr    r4
 112         mfmsr   r3
 113         andi.   r0, r3, (MSR_IR | MSR_DR)
 114         beqlr
 115         andc    r3, r3, r0
 116         mtspr   SRR0, r4
 117         mtspr   SRR1, r3
 118         rfi
 119
 120         .globl  ppcDWstore
 121 ppcDWstore:
 122         lfd     1, 0(r4)
 123         stfd    1, 0(r3)
 124         blr
 125
 126         .globl  ppcDWload
 127 ppcDWload:
 128         lfd     1, 0(r3)
 129         stfd    1, 0(r4)
 130         blr
 131
 132 #ifndef CONFIG_DEFAULT_IMMR
 133 #error CONFIG_DEFAULT_IMMR must be defined
 134 #endif /* CONFIG_DEFAULT_IMMR */
 135 #ifndef CONFIG_SYS_IMMR
 136 #define CONFIG_SYS_IMMR CONFIG_DEFAULT_IMMR
 137 #endif /* CONFIG_SYS_IMMR */
 138
 139 /*
 140  * After configuration, a system reset exception is executed using the
 141  * vector at offset 0x100 relative to the base set by MSR[IP]. If
 142  * MSR[IP] is 0, the base address is 0x00000000. If MSR[IP] is 1, the
 143  * base address is 0xfff00000. In the case of a Power On Reset or Hard
 144  * Reset, the value of MSR[IP] is determined by the CIP field in the
 145  * HRCW.
 146  *
 147  * Other bits in the HRCW set up the Base Address and Port Size in BR0.
 148  * This determines the location of the boot ROM (flash or EPROM) in the
 149  * processor's address space at boot time. As long as the HRCW is set up
 150  * so that we eventually end up executing the code below when the
 151  * processor executes the reset exception, the actual values used should
 152  * not matter.
 153  *
 154  * Once we have got here, the address mask in OR0 is cleared so that the
 155  * bottom 32K of the boot ROM is effectively repeated all throughout the
 156  * processor's address space, after which we can jump to the absolute
 157  * address at which the boot ROM was linked at compile time, and proceed
 158  * to initialise the memory controller without worrying if the rug will
 159  * be pulled out from under us, so to speak (it will be fine as long as
 160  * we configure BR0 with the same boot ROM link address).
 161  */
 162         . = EXC_OFF_SYS_RESET
 163
 164         .globl  _start
 165 _start: /* time t 0 */
 166         lis     r4, CONFIG_DEFAULT_IMMR@h
 167         nop
 168
 169         mfmsr   r5                      /* save msr contents    */
 170
 171         /* 83xx manuals prescribe a specific sequence for updating IMMRBAR. */
 172         bl      1f
 173 1:      mflr    r7
 174
 175         lis     r3, CONFIG_SYS_IMMR@h
 176         ori     r3, r3, CONFIG_SYS_IMMR@l
 177
 178         lwz     r6, IMMRBAR(r4)
 179         isync
 180
 181         stw     r3, IMMRBAR(r4)
 182         lwz     r6, 0(r7)               /* Arbitrary external load */
 183         isync
 184
 185         lwz     r6, IMMRBAR(r3)
 186         isync
 187
 188         /* Initialise the E300 processor core           */
 189         /*------------------------------------------*/
 190
 191 #if (defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_MPC83XX_WAIT_FOR_NAND)) || \
 192                 defined(CONFIG_NAND_SPL)
 193         /* The FCM begins execution after only the first page
 194          * is loaded.  Wait for the rest before branching
 195          * to another flash page.
 196          */
 197 1:      lwz     r6, 0x50b0(r3)
 198         andi.   r6, r6, 1
 199         beq     1b
 200 #endif
 201
 202         bl      init_e300_core
 203
 204 #ifdef CONFIG_SYS_FLASHBOOT
 205
 206         /* Inflate flash location so it appears everywhere, calculate */
 207         /* the absolute address in final location of the FLASH, jump  */
 208         /* there and deflate the flash size back to minimal size      */
 209         /*------------------------------------------------------------*/
 210         bl map_flash_by_law1
 211         lis r4, (CONFIG_SYS_MONITOR_BASE)@h
 212         ori r4, r4, (CONFIG_SYS_MONITOR_BASE)@l
 213         addi r5, r4, in_flash - _start + EXC_OFF_SYS_RESET
 214         mtlr r5
 215         blr
 216 in_flash:
 217 #if 1 /* Remapping flash with LAW0. */
 218         bl remap_flash_by_law0
 219 #endif
 220 #endif  /* CONFIG_SYS_FLASHBOOT */
 221
 222         /* setup the bats */
 223         bl      setup_bats
 224         sync
 225
 226         /*
 227          * Cache must be enabled here for stack-in-cache trick.
 228          * This means we need to enable the BATS.
 229          * This means:
 230          *   1) for the EVB, original gt regs need to be mapped
 231          *   2) need to have an IBAT for the 0xf region,
 232          *      we are running there!
 233          * Cache should be turned on after BATs, since by default
 234          * everything is write-through.
 235          * The init-mem BAT can be reused after reloc. The old
 236          * gt-regs BAT can be reused after board_init_f calls
 237          * board_early_init_f (EVB only).
 238          */
 239         /* enable address translation */
 240         bl      enable_addr_trans
 241         sync
 242
 243         /* enable the data cache */
 244         bl      dcache_enable
 245         sync
 246 #ifdef CONFIG_SYS_INIT_RAM_LOCK
 247         bl      lock_ram_in_cache
 248         sync
 249 #endif
 250
 251         /* set up the stack pointer in our newly created
 252          * cache-ram; use r3 to keep the new SP for now to
 253          * avoid overiding the SP it uselessly */
 254         lis     r3, (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_GBL_DATA_OFFSET)@h
 255         ori     r3, r3, (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_GBL_DATA_OFFSET)@l
 256
 257         /* r4 = end of GD area */
 258         addi r4, r3, GENERATED_GBL_DATA_SIZE
 259
 260         /* Zero GD area */
 261         li      r0, 0
 262 1:
 263         subi    r4, r4, 1
 264         stb     r0, 0(r4)
 265         cmplw   r3, r4
 266         bne     1b
 267
 268 #if CONFIG_VAL(SYS_MALLOC_F_LEN)
 269
 270 #if CONFIG_VAL(SYS_MALLOC_F_LEN) + GENERATED_GBL_DATA_SIZE > CONFIG_SYS_INIT_RAM_SIZE
 271 #error "SYS_MALLOC_F_LEN too large to fit into initial RAM."
 272 #endif
 273
 274         /* r3 = new stack pointer / pre-reloc malloc area */
 275         subi    r3, r3, CONFIG_VAL(SYS_MALLOC_F_LEN)
 276
 277         /* Set pointer to pre-reloc malloc area in GD */
 278         stw     r3, GD_MALLOC_BASE(r4)
 279 #endif
 280         li      r0, 0           /* Make room for stack frame header and */
 281         stwu    r0, -4(r3)      /* clear final stack frame so that      */
 282         stwu    r0, -4(r3)      /* stack backtraces terminate cleanly   */
 283
 284         /* Finally, actually set SP */
 285         mr      r1, r3
 286
 287         /* let the C-code set up the rest                           */
 288         /*                                                          */
 289         /* Be careful to keep code relocatable & stack humble   */
 290         /*------------------------------------------------------*/
 291
 292         GET_GOT                 /* initialize GOT access        */
 293         /* Needed for -msingle-pic-base */
 294         bl      _GLOBAL_OFFSET_TABLE_@local-4
 295         mflr    r30
 296
 297         /* r3: IMMR */
 298         lis     r3, CONFIG_SYS_IMMR@h
 299         /* run low-level CPU init code (in Flash)*/
 300         bl      cpu_init_f
 301
 302         /* run 1st part of board init code (in Flash)*/
 303         li      r3, 0           /* clear boot_flag for calling board_init_f */
 304         bl      board_init_f
 305
 306         /* NOTREACHED - board_init_f() does not return */
 307
 308 #ifndef MINIMAL_SPL
 309 /*
 310  * Vector Table
 311  */
 312
 313         .globl  _start_of_vectors
 314 _start_of_vectors:
 315
 316 /* Machine check */
 317         STD_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 318
 319 /* Data Storage exception. */
 320         STD_EXCEPTION(0x300, DataStorage, UnknownException)
 321
 322 /* Instruction Storage exception. */
 323         STD_EXCEPTION(0x400, InstStorage, UnknownException)
 324
 325 /* External Interrupt exception. */
 326 #ifndef FIXME
 327         STD_EXCEPTION(0x500, ExtInterrupt, external_interrupt)
 328 #endif
 329
 330 /* Alignment exception. */
 331         . = 0x600
 332 Alignment:
 333         EXCEPTION_PROLOG(SRR0, SRR1)
 334         mfspr   r4,DAR
 335         stw     r4,_DAR(r21)
 336         mfspr   r5,DSISR
 337         stw     r5,_DSISR(r21)
 338         addi    r3,r1,STACK_FRAME_OVERHEAD
 339         EXC_XFER_TEMPLATE(Alignment, AlignmentException, MSR_KERNEL, COPY_EE)
 340
 341 /* Program check exception */
 342         . = 0x700
 343 ProgramCheck:
 344         EXCEPTION_PROLOG(SRR0, SRR1)
 345         addi    r3,r1,STACK_FRAME_OVERHEAD
 346         EXC_XFER_TEMPLATE(ProgramCheck, ProgramCheckException,
 347                 MSR_KERNEL, COPY_EE)
 348
 349         STD_EXCEPTION(0x800, FPUnavailable, UnknownException)
 350
 351         /* I guess we could implement decrementer, and may have
 352          * to someday for timekeeping.
 353          */
 354         STD_EXCEPTION(0x900, Decrementer, timer_interrupt)
 355
 356         STD_EXCEPTION(0xa00, Trap_0a, UnknownException)
 357         STD_EXCEPTION(0xb00, Trap_0b, UnknownException)
 358         STD_EXCEPTION(0xc00, SystemCall, UnknownException)
 359         STD_EXCEPTION(0xd00, SingleStep, UnknownException)
 360
 361         STD_EXCEPTION(0xe00, Trap_0e, UnknownException)
 362         STD_EXCEPTION(0xf00, Trap_0f, UnknownException)
 363
 364         STD_EXCEPTION(0x1000, InstructionTLBMiss, UnknownException)
 365         STD_EXCEPTION(0x1100, DataLoadTLBMiss, UnknownException)
 366         STD_EXCEPTION(0x1200, DataStoreTLBMiss, UnknownException)
 367 #ifdef DEBUG
 368         . = 0x1300
 369         /*
 370          * This exception occurs when the program counter matches the
 371          * Instruction Address Breakpoint Register (IABR).
 372          *
 373          * I want the cpu to halt if this occurs so I can hunt around
 374          * with the debugger and look at things.
 375          *
 376          * When DEBUG is defined, both machine check enable (in the MSR)
 377          * and checkstop reset enable (in the reset mode register) are
 378          * turned off and so a checkstop condition will result in the cpu
 379          * halting.
 380          *
 381          * I force the cpu into a checkstop condition by putting an illegal
 382          * instruction here (at least this is the theory).
 383          *
 384          * well - that didnt work, so just do an infinite loop!
 385          */
 386 1:      b       1b
 387 #else
 388         STD_EXCEPTION(0x1300, InstructionBreakpoint, DebugException)
 389 #endif
 390         STD_EXCEPTION(0x1400, SMI, UnknownException)
 391
 392         STD_EXCEPTION(0x1500, Trap_15, UnknownException)
 393         STD_EXCEPTION(0x1600, Trap_16, UnknownException)
 394         STD_EXCEPTION(0x1700, Trap_17, UnknownException)
 395         STD_EXCEPTION(0x1800, Trap_18, UnknownException)
 396         STD_EXCEPTION(0x1900, Trap_19, UnknownException)
 397         STD_EXCEPTION(0x1a00, Trap_1a, UnknownException)
 398         STD_EXCEPTION(0x1b00, Trap_1b, UnknownException)
 399         STD_EXCEPTION(0x1c00, Trap_1c, UnknownException)
 400         STD_EXCEPTION(0x1d00, Trap_1d, UnknownException)
 401         STD_EXCEPTION(0x1e00, Trap_1e, UnknownException)
 402         STD_EXCEPTION(0x1f00, Trap_1f, UnknownException)
 403         STD_EXCEPTION(0x2000, Trap_20, UnknownException)
 404         STD_EXCEPTION(0x2100, Trap_21, UnknownException)
 405         STD_EXCEPTION(0x2200, Trap_22, UnknownException)
 406         STD_EXCEPTION(0x2300, Trap_23, UnknownException)
 407         STD_EXCEPTION(0x2400, Trap_24, UnknownException)
 408         STD_EXCEPTION(0x2500, Trap_25, UnknownException)
 409         STD_EXCEPTION(0x2600, Trap_26, UnknownException)
 410         STD_EXCEPTION(0x2700, Trap_27, UnknownException)
 411         STD_EXCEPTION(0x2800, Trap_28, UnknownException)
 412         STD_EXCEPTION(0x2900, Trap_29, UnknownException)
 413         STD_EXCEPTION(0x2a00, Trap_2a, UnknownException)
 414         STD_EXCEPTION(0x2b00, Trap_2b, UnknownException)
 415         STD_EXCEPTION(0x2c00, Trap_2c, UnknownException)
 416         STD_EXCEPTION(0x2d00, Trap_2d, UnknownException)
 417         STD_EXCEPTION(0x2e00, Trap_2e, UnknownException)
 418         STD_EXCEPTION(0x2f00, Trap_2f, UnknownException)
 419
 420
 421         .globl  _end_of_vectors
 422 _end_of_vectors:
 423
 424         . = 0x3000
 425
 426 /*
 427  * This code finishes saving the registers to the exception frame
 428  * and jumps to the appropriate handler for the exception.
 429  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 430  */
 431         .globl  transfer_to_handler
 432 transfer_to_handler:
 433         stw     r22,_NIP(r21)
 434         lis     r22,MSR_POW@h
 435         andc    r23,r23,r22
 436         stw     r23,_MSR(r21)
 437         SAVE_GPR(7, r21)
 438         SAVE_4GPRS(8, r21)
 439         SAVE_8GPRS(12, r21)
 440         SAVE_8GPRS(24, r21)
 441         mflr    r23
 442         andi.   r24,r23,0x3f00          /* get vector offset */
 443         stw     r24,TRAP(r21)
 444         li      r22,0
 445         stw     r22,RESULT(r21)
 446         lwz     r24,0(r23)              /* virtual address of handler */
 447         lwz     r23,4(r23)              /* where to go when done */
 448         mtspr   SRR0,r24
 449         mtspr   SRR1,r20
 450         mtlr    r23
 451         SYNC
 452         rfi                             /* jump to handler, enable MMU */
 453
 454 int_return:
 455         mfmsr   r28             /* Disable interrupts */
 456         li      r4,0
 457         ori     r4,r4,MSR_EE
 458         andc    r28,r28,r4
 459         SYNC                    /* Some chip revs need this... */
 460         mtmsr   r28
 461         SYNC
 462         lwz     r2,_CTR(r1)
 463         lwz     r0,_LINK(r1)
 464         mtctr   r2
 465         mtlr    r0
 466         lwz     r2,_XER(r1)
 467         lwz     r0,_CCR(r1)
 468         mtspr   XER,r2
 469         mtcrf   0xFF,r0
 470         REST_10GPRS(3, r1)
 471         REST_10GPRS(13, r1)
 472         REST_8GPRS(23, r1)
 473         REST_GPR(31, r1)
 474         lwz     r2,_NIP(r1)     /* Restore environment */
 475         lwz     r0,_MSR(r1)
 476         mtspr   SRR0,r2
 477         mtspr   SRR1,r0
 478         lwz     r0,GPR0(r1)
 479         lwz     r2,GPR2(r1)
 480         lwz     r1,GPR1(r1)
 481         SYNC
 482         rfi
 483 #endif /* !MINIMAL_SPL */
 484
 485 /*
 486  * This code initialises the E300 processor core
 487  * (conforms to PowerPC 603e spec)
 488  * Note: expects original MSR contents to be in r5.
 489  */
 490         .globl  init_e300_core
 491 init_e300_core: /* time t 10 */
 492         /* Initialize machine status; enable machine check interrupt */
 493         /*-----------------------------------------------------------*/
 494
 495         li      r3, MSR_KERNEL                  /* Set ME and RI flags */
 496         rlwimi  r3, r5, 0, 25, 25       /* preserve IP bit set by HRCW */
 497 #ifdef DEBUG
 498         rlwimi  r3, r5, 0, 21, 22   /* debugger might set SE & BE bits */
 499 #endif
 500         SYNC                                            /* Some chip revs need this... */
 501         mtmsr   r3
 502         SYNC
 503         mtspr   SRR1, r3                        /* Make SRR1 match MSR */
 504
 505
 506         lis     r3, CONFIG_SYS_IMMR@h
 507 #if defined(CONFIG_WATCHDOG)
 508         /* Initialise the Watchdog values and reset it (if req) */
 509         /*------------------------------------------------------*/
 510         lis r4, CONFIG_SYS_WATCHDOG_VALUE
 511         ori r4, r4, (SWCRR_SWEN | SWCRR_SWRI | SWCRR_SWPR)
 512         stw r4, SWCRR(r3)
 513
 514         /* and reset it */
 515
 516         li      r4, 0x556C
 517         sth     r4, SWSRR@l(r3)
 518         li      r4, -0x55C7
 519         sth     r4, SWSRR@l(r3)
 520 #else
 521         /* Disable Watchdog  */
 522         /*-------------------*/
 523         lwz r4, SWCRR(r3)
 524         /* Check to see if its enabled for disabling
 525            once disabled by SW you can't re-enable */
 526         andi. r4, r4, 0x4
 527         beq 1f
 528         xor r4, r4, r4
 529         stw r4, SWCRR(r3)
 530 1:
 531 #endif /* CONFIG_WATCHDOG */
 532
 533 #if defined(CONFIG_MASK_AER_AO)
 534         /* Write the Arbiter Event Enable to mask Address Only traps. */
 535         /* This prevents the dcbz instruction from being trapped when */
 536         /* HID0_ABE Address Broadcast Enable is set and the MEMORY    */
 537         /* COHERENCY bit is set in the WIMG bits, which is often      */
 538         /* needed for PCI operation.                                  */
 539         lwz     r4, 0x0808(r3)
 540         rlwinm  r0, r4, 0, ~AER_AO
 541         stw     r0, 0x0808(r3)
 542 #endif /* CONFIG_MASK_AER_AO */
 543
 544         /* Initialize the Hardware Implementation-dependent Registers */
 545         /* HID0 also contains cache control                     */
 546         /* - force invalidation of data and instruction caches  */
 547         /*------------------------------------------------------*/
 548
 549         lis     r3, CONFIG_SYS_HID0_INIT@h
 550         ori     r3, r3, (CONFIG_SYS_HID0_INIT | HID0_ICFI | HID0_DCFI)@l
 551         SYNC
 552         mtspr   HID0, r3
 553
 554         lis     r3, CONFIG_SYS_HID0_FINAL@h
 555         ori     r3, r3, (CONFIG_SYS_HID0_FINAL & ~(HID0_ICFI | HID0_DCFI))@l
 556         SYNC
 557         mtspr   HID0, r3
 558
 559         lis     r3, CONFIG_SYS_HID2@h
 560         ori     r3, r3, CONFIG_SYS_HID2@l
 561         SYNC
 562         mtspr   HID2, r3
 563
 564         /* Done!                                                */
 565         /*------------------------------*/
 566         blr
 567
 568         /* setup_bats - set them up to some initial state */
 569         .globl  setup_bats
 570 setup_bats:
 571         addis   r0, r0, 0x0000
 572
 573         /* IBAT 0 */
 574         addis   r4, r0, CONFIG_SYS_IBAT0L@h
 575         ori     r4, r4, CONFIG_SYS_IBAT0L@l
 576         addis   r3, r0, CONFIG_SYS_IBAT0U@h
 577         ori     r3, r3, CONFIG_SYS_IBAT0U@l
 578         mtspr   IBAT0L, r4
 579         mtspr   IBAT0U, r3
 580
 581         /* DBAT 0 */
 582         addis   r4, r0, CONFIG_SYS_DBAT0L@h
 583         ori     r4, r4, CONFIG_SYS_DBAT0L@l
 584         addis   r3, r0, CONFIG_SYS_DBAT0U@h
 585         ori     r3, r3, CONFIG_SYS_DBAT0U@l
 586         mtspr   DBAT0L, r4
 587         mtspr   DBAT0U, r3
 588
 589         /* IBAT 1 */
 590         addis   r4, r0, CONFIG_SYS_IBAT1L@h
 591         ori     r4, r4, CONFIG_SYS_IBAT1L@l
 592         addis   r3, r0, CONFIG_SYS_IBAT1U@h
 593         ori     r3, r3, CONFIG_SYS_IBAT1U@l
 594         mtspr   IBAT1L, r4
 595         mtspr   IBAT1U, r3
 596
 597         /* DBAT 1 */
 598         addis   r4, r0, CONFIG_SYS_DBAT1L@h
 599         ori     r4, r4, CONFIG_SYS_DBAT1L@l
 600         addis   r3, r0, CONFIG_SYS_DBAT1U@h
 601         ori     r3, r3, CONFIG_SYS_DBAT1U@l
 602         mtspr   DBAT1L, r4
 603         mtspr   DBAT1U, r3
 604
 605         /* IBAT 2 */
 606         addis   r4, r0, CONFIG_SYS_IBAT2L@h
 607         ori     r4, r4, CONFIG_SYS_IBAT2L@l
 608         addis   r3, r0, CONFIG_SYS_IBAT2U@h
 609         ori     r3, r3, CONFIG_SYS_IBAT2U@l
 610         mtspr   IBAT2L, r4
 611         mtspr   IBAT2U, r3
 612
 613         /* DBAT 2 */
 614         addis   r4, r0, CONFIG_SYS_DBAT2L@h
 615         ori     r4, r4, CONFIG_SYS_DBAT2L@l
 616         addis   r3, r0, CONFIG_SYS_DBAT2U@h
 617         ori     r3, r3, CONFIG_SYS_DBAT2U@l
 618         mtspr   DBAT2L, r4
 619         mtspr   DBAT2U, r3
 620
 621         /* IBAT 3 */
 622         addis   r4, r0, CONFIG_SYS_IBAT3L@h
 623         ori     r4, r4, CONFIG_SYS_IBAT3L@l
 624         addis   r3, r0, CONFIG_SYS_IBAT3U@h
 625         ori     r3, r3, CONFIG_SYS_IBAT3U@l
 626         mtspr   IBAT3L, r4
 627         mtspr   IBAT3U, r3
 628
 629         /* DBAT 3 */
 630         addis   r4, r0, CONFIG_SYS_DBAT3L@h
 631         ori     r4, r4, CONFIG_SYS_DBAT3L@l
 632         addis   r3, r0, CONFIG_SYS_DBAT3U@h
 633         ori     r3, r3, CONFIG_SYS_DBAT3U@l
 634         mtspr   DBAT3L, r4
 635         mtspr   DBAT3U, r3
 636
 637 #ifdef CONFIG_HIGH_BATS
 638         /* IBAT 4 */
 639         addis   r4, r0, CONFIG_SYS_IBAT4L@h
 640         ori     r4, r4, CONFIG_SYS_IBAT4L@l
 641         addis   r3, r0, CONFIG_SYS_IBAT4U@h
 642         ori     r3, r3, CONFIG_SYS_IBAT4U@l
 643         mtspr   IBAT4L, r4
 644         mtspr   IBAT4U, r3
 645
 646         /* DBAT 4 */
 647         addis   r4, r0, CONFIG_SYS_DBAT4L@h
 648         ori     r4, r4, CONFIG_SYS_DBAT4L@l
 649         addis   r3, r0, CONFIG_SYS_DBAT4U@h
 650         ori     r3, r3, CONFIG_SYS_DBAT4U@l
 651         mtspr   DBAT4L, r4
 652         mtspr   DBAT4U, r3
 653
 654         /* IBAT 5 */
 655         addis   r4, r0, CONFIG_SYS_IBAT5L@h
 656         ori     r4, r4, CONFIG_SYS_IBAT5L@l
 657         addis   r3, r0, CONFIG_SYS_IBAT5U@h
 658         ori     r3, r3, CONFIG_SYS_IBAT5U@l
 659         mtspr   IBAT5L, r4
 660         mtspr   IBAT5U, r3
 661
 662         /* DBAT 5 */
 663         addis   r4, r0, CONFIG_SYS_DBAT5L@h
 664         ori     r4, r4, CONFIG_SYS_DBAT5L@l
 665         addis   r3, r0, CONFIG_SYS_DBAT5U@h
 666         ori     r3, r3, CONFIG_SYS_DBAT5U@l
 667         mtspr   DBAT5L, r4
 668         mtspr   DBAT5U, r3
 669
 670         /* IBAT 6 */
 671         addis   r4, r0, CONFIG_SYS_IBAT6L@h
 672         ori     r4, r4, CONFIG_SYS_IBAT6L@l
 673         addis   r3, r0, CONFIG_SYS_IBAT6U@h
 674         ori     r3, r3, CONFIG_SYS_IBAT6U@l
 675         mtspr   IBAT6L, r4
 676         mtspr   IBAT6U, r3
 677
 678         /* DBAT 6 */
 679         addis   r4, r0, CONFIG_SYS_DBAT6L@h
 680         ori     r4, r4, CONFIG_SYS_DBAT6L@l
 681         addis   r3, r0, CONFIG_SYS_DBAT6U@h
 682         ori     r3, r3, CONFIG_SYS_DBAT6U@l
 683         mtspr   DBAT6L, r4
 684         mtspr   DBAT6U, r3
 685
 686         /* IBAT 7 */
 687         addis   r4, r0, CONFIG_SYS_IBAT7L@h
 688         ori     r4, r4, CONFIG_SYS_IBAT7L@l
 689         addis   r3, r0, CONFIG_SYS_IBAT7U@h
 690         ori     r3, r3, CONFIG_SYS_IBAT7U@l
 691         mtspr   IBAT7L, r4
 692         mtspr   IBAT7U, r3
 693
 694         /* DBAT 7 */
 695         addis   r4, r0, CONFIG_SYS_DBAT7L@h
 696         ori     r4, r4, CONFIG_SYS_DBAT7L@l
 697         addis   r3, r0, CONFIG_SYS_DBAT7U@h
 698         ori     r3, r3, CONFIG_SYS_DBAT7U@l
 699         mtspr   DBAT7L, r4
 700         mtspr   DBAT7U, r3
 701 #endif
 702
 703         isync
 704
 705         /* invalidate all tlb's
 706          *
 707          * From the 603e User Manual: "The 603e provides the ability to
 708          * invalidate a TLB entry. The TLB Invalidate Entry (tlbie)
 709          * instruction invalidates the TLB entry indexed by the EA, and
 710          * operates on both the instruction and data TLBs simultaneously
 711          * invalidating four TLB entries (both sets in each TLB). The
 712          * index corresponds to bits 15-19 of the EA. To invalidate all
 713          * entries within both TLBs, 32 tlbie instructions should be
 714          * issued, incrementing this field by one each time."
 715          *
 716          * "Note that the tlbia instruction is not implemented on the
 717          * 603e."
 718          *
 719          * bits 15-19 correspond to addresses 0x00000000 to 0x0001F000
 720          * incrementing by 0x1000 each time. The code below is sort of
 721          * based on code in "flush_tlbs" from arch/powerpc/kernel/head.S
 722          *
 723          */
 724         lis     r3, 0
 725         lis     r5, 2
 726
 727 1:
 728         tlbie   r3
 729         addi    r3, r3, 0x1000
 730         cmp     0, 0, r3, r5
 731         blt     1b
 732
 733         blr
 734
 735 /* Cache functions.
 736  *
 737  * Note: requires that all cache bits in
 738  * HID0 are in the low half word.
 739  */
 740 #ifndef MINIMAL_SPL
 741         .globl  icache_enable
 742 icache_enable:
 743         mfspr   r3, HID0
 744         ori     r3, r3, HID0_ICE
 745         li      r4, HID0_ICFI|HID0_ILOCK
 746         andc    r3, r3, r4
 747         ori     r4, r3, HID0_ICFI
 748         isync
 749         mtspr   HID0, r4    /* sets enable and invalidate, clears lock */
 750         isync
 751         mtspr   HID0, r3        /* clears invalidate */
 752         blr
 753
 754         .globl  icache_disable
 755 icache_disable:
 756         mfspr   r3, HID0
 757         lis     r4, 0
 758         ori     r4, r4, HID0_ICE|HID0_ICFI|HID0_ILOCK
 759         andc    r3, r3, r4
 760         isync
 761         mtspr   HID0, r3        /* clears invalidate, enable and lock */
 762         blr
 763
 764         .globl  icache_status
 765 icache_status:
 766         mfspr   r3, HID0
 767         rlwinm  r3, r3, (31 - HID0_ICE_SHIFT + 1), 31, 31
 768         blr
 769 #endif  /* !MINIMAL_SPL */
 770
 771         .globl  dcache_enable
 772 dcache_enable:
 773         mfspr   r3, HID0
 774         li      r5, HID0_DCFI|HID0_DLOCK
 775         andc    r3, r3, r5
 776         ori     r3, r3, HID0_DCE
 777         sync
 778         mtspr   HID0, r3                /* enable, no invalidate */
 779         blr
 780
 781         .globl  dcache_disable
 782 dcache_disable:
 783         mflr    r4
 784         bl      flush_dcache            /* uses r3 and r5 */
 785         mfspr   r3, HID0
 786         li      r5, HID0_DCE|HID0_DLOCK
 787         andc    r3, r3, r5
 788         ori     r5, r3, HID0_DCFI
 789         sync
 790         mtspr   HID0, r5        /* sets invalidate, clears enable and lock */
 791         sync
 792         mtspr   HID0, r3        /* clears invalidate */
 793         mtlr    r4
 794         blr
 795
 796         .globl  dcache_status
 797 dcache_status:
 798         mfspr   r3, HID0
 799         rlwinm  r3, r3, (31 - HID0_DCE_SHIFT + 1), 31, 31
 800         blr
 801
 802         .globl  flush_dcache
 803 flush_dcache:
 804         lis     r3, 0
 805         lis     r5, CONFIG_SYS_CACHELINE_SIZE
 806 1:      cmp     0, 1, r3, r5
 807         bge     2f
 808         lwz     r5, 0(r3)
 809         lis     r5, CONFIG_SYS_CACHELINE_SIZE
 810         addi    r3, r3, 0x4
 811         b       1b
 812 2:      blr
 813
 814 /*-------------------------------------------------------------------*/
 815
 816 /*
 817  * void relocate_code (addr_sp, gd, addr_moni)
 818  *
 819  * This "function" does not return, instead it continues in RAM
 820  * after relocating the monitor code.
 821  *
 822  * r3 = dest
 823  * r4 = src
 824  * r5 = length in bytes
 825  * r6 = cachelinesize
 826  */
 827         .globl  relocate_code
 828 relocate_code:
 829         mr      r1,  r3         /* Set new stack pointer        */
 830         mr      r9,  r4         /* Save copy of Global Data pointer */
 831         mr      r10, r5         /* Save copy of Destination Address */
 832
 833         GET_GOT
 834         mr      r3,  r5                         /* Destination Address */
 835         lis     r4, CONFIG_SYS_MONITOR_BASE@h           /* Source      Address */
 836         ori     r4, r4, CONFIG_SYS_MONITOR_BASE@l
 837         lwz     r5, GOT(__bss_start)
 838         sub     r5, r5, r4
 839         li      r6, CONFIG_SYS_CACHELINE_SIZE           /* Cache Line Size */
 840
 841         /*
 842          * Fix GOT pointer:
 843          *
 844          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE)
 845          *              + Destination Address
 846          *
 847          * Offset:
 848          */
 849         sub     r15, r10, r4
 850
 851         /* First our own GOT */
 852         add     r12, r12, r15
 853         /* then the one used by the C code */
 854         add     r30, r30, r15
 855
 856         /*
 857          * Now relocate code
 858          */
 859
 860         cmplw   cr1,r3,r4
 861         addi    r0,r5,3
 862         srwi.   r0,r0,2
 863         beq     cr1,4f          /* In place copy is not necessary */
 864         beq     7f              /* Protect against 0 count        */
 865         mtctr   r0
 866         bge     cr1,2f
 867         la      r8,-4(r4)
 868         la      r7,-4(r3)
 869
 870         /* copy */
 871 1:      lwzu    r0,4(r8)
 872         stwu    r0,4(r7)
 873         bdnz    1b
 874
 875         addi    r0,r5,3
 876         srwi.   r0,r0,2
 877         mtctr   r0
 878         la      r8,-4(r4)
 879         la      r7,-4(r3)
 880
 881         /* and compare */
 882 20:     lwzu    r20,4(r8)
 883         lwzu    r21,4(r7)
 884         xor. r22, r20, r21
 885         bne  30f
 886         bdnz    20b
 887         b 4f
 888
 889         /* compare failed */
 890 30:     li r3, 0
 891         blr
 892
 893 2:      slwi    r0,r0,2 /* re copy in reverse order ... y do we needed it? */
 894         add     r8,r4,r0
 895         add     r7,r3,r0
 896 3:      lwzu    r0,-4(r8)
 897         stwu    r0,-4(r7)
 898         bdnz    3b
 899
 900 /*
 901  * Now flush the cache: note that we must start from a cache aligned
 902  * address. Otherwise we might miss one cache line.
 903  */
 904 4:      cmpwi   r6,0
 905         add     r5,r3,r5
 906         beq     7f              /* Always flush prefetch queue in any case */
 907         subi    r0,r6,1
 908         andc    r3,r3,r0
 909         mr      r4,r3
 910 5:      dcbst   0,r4
 911         add     r4,r4,r6
 912         cmplw   r4,r5
 913         blt     5b
 914         sync                    /* Wait for all dcbst to complete on bus */
 915         mr      r4,r3
 916 6:      icbi    0,r4
 917         add     r4,r4,r6
 918         cmplw   r4,r5
 919         blt     6b
 920 7:      sync                    /* Wait for all icbi to complete on bus */
 921         isync
 922
 923 /*
 924  * We are done. Do not return, instead branch to second part of board
 925  * initialization, now running from RAM.
 926  */
 927         addi    r0, r10, in_ram - _start + EXC_OFF_SYS_RESET
 928         mtlr    r0
 929         blr
 930
 931 in_ram:
 932
 933         /*
 934          * Relocation Function, r12 point to got2+0x8000
 935          *
 936          * Adjust got2 pointers, no need to check for 0, this code
 937          * already puts a few entries in the table.
 938          */
 939         li      r0,__got2_entries@sectoff@l
 940         la      r3,GOT(_GOT2_TABLE_)
 941         lwz     r11,GOT(_GOT2_TABLE_)
 942         mtctr   r0
 943         sub     r11,r3,r11
 944         addi    r3,r3,-4
 945 1:      lwzu    r0,4(r3)
 946         cmpwi   r0,0
 947         beq-    2f
 948         add     r0,r0,r11
 949         stw     r0,0(r3)
 950 2:      bdnz    1b
 951
 952 #ifndef MINIMAL_SPL
 953         /*
 954          * Now adjust the fixups and the pointers to the fixups
 955          * in case we need to move ourselves again.
 956          */
 957         li      r0,__fixup_entries@sectoff@l
 958         lwz     r3,GOT(_FIXUP_TABLE_)
 959         cmpwi   r0,0
 960         mtctr   r0
 961         addi    r3,r3,-4
 962         beq     4f
 963 3:      lwzu    r4,4(r3)
 964         lwzux   r0,r4,r11
 965         cmpwi   r0,0
 966         add     r0,r0,r11
 967         stw     r4,0(r3)
 968         beq-    5f
 969         stw     r0,0(r4)
 970 5:      bdnz    3b
 971 4:
 972 #endif
 973
 974 clear_bss:
 975         /*
 976          * Now clear BSS segment
 977          */
 978         lwz     r3,GOT(__bss_start)
 979         lwz     r4,GOT(__bss_end)
 980
 981         cmplw   0, r3, r4
 982         beq     6f
 983
 984         li      r0, 0
 985 5:
 986         stw     r0, 0(r3)
 987         addi    r3, r3, 4
 988         cmplw   0, r3, r4
 989         bne     5b
 990 6:
 991
 992         mr      r3, r9          /* Global Data pointer          */
 993         mr      r4, r10         /* Destination Address          */
 994         bl      board_init_r
 995
 996 #ifndef MINIMAL_SPL
 997         /*
 998          * Copy exception vector code to low memory
 999          *
1000          * r3: dest_addr
1001          * r7: source address, r8: end address, r9: target address
1002          */
1003         .globl  trap_init
1004 trap_init:
1005         mflr    r4              /* save link register */
1006         GET_GOT
1007         lwz     r7, GOT(_start)
1008         lwz     r8, GOT(_end_of_vectors)
1009
1010         li      r9, 0x100       /* reset vector always at 0x100 */
1011
1012         cmplw   0, r7, r8
1013         bgelr                   /* return if r7>=r8 - just in case */
1014 1:
1015         lwz     r0, 0(r7)
1016         stw     r0, 0(r9)
1017         addi    r7, r7, 4
1018         addi    r9, r9, 4
1019         cmplw   0, r7, r8
1020         bne     1b
1021
1022         /*
1023          * relocate `hdlr' and `int_return' entries
1024          */
1025         li      r7, .L_MachineCheck - _start + EXC_OFF_SYS_RESET
1026         li      r8, Alignment - _start + EXC_OFF_SYS_RESET
1027 2:
1028         bl      trap_reloc
1029         addi    r7, r7, 0x100           /* next exception vector */
1030         cmplw   0, r7, r8
1031         blt     2b
1032
1033         li      r7, .L_Alignment - _start + EXC_OFF_SYS_RESET
1034         bl      trap_reloc
1035
1036         li      r7, .L_ProgramCheck - _start + EXC_OFF_SYS_RESET
1037         bl      trap_reloc
1038
1039         li      r7, .L_FPUnavailable - _start + EXC_OFF_SYS_RESET
1040         li      r8, SystemCall - _start + EXC_OFF_SYS_RESET
1041 3:
1042         bl      trap_reloc
1043         addi    r7, r7, 0x100           /* next exception vector */
1044         cmplw   0, r7, r8
1045         blt     3b
1046
1047         li      r7, .L_SingleStep - _start + EXC_OFF_SYS_RESET
1048         li      r8, _end_of_vectors - _start + EXC_OFF_SYS_RESET
1049 4:
1050         bl      trap_reloc
1051         addi    r7, r7, 0x100           /* next exception vector */
1052         cmplw   0, r7, r8
1053         blt     4b
1054
1055         mfmsr   r3                      /* now that the vectors have */
1056         lis     r7, MSR_IP@h            /* relocated into low memory */
1057         ori     r7, r7, MSR_IP@l        /* MSR[IP] can be turned off */
1058         andc    r3, r3, r7              /* (if it was on) */
1059         SYNC                            /* Some chip revs need this... */
1060         mtmsr   r3
1061         SYNC
1062
1063         mtlr    r4                      /* restore link register    */
1064         blr
1065
1066 #endif /* !MINIMAL_SPL */
1067
1068 #ifdef CONFIG_SYS_INIT_RAM_LOCK
1069 lock_ram_in_cache:
1070         /* Allocate Initial RAM in data cache.
1071          */
1072         lis     r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@h
1073         ori     r3, r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@l
1074         li      r4, ((CONFIG_SYS_INIT_RAM_SIZE & ~31) + \
1075                      (CONFIG_SYS_INIT_RAM_ADDR & 31) + 31) / 32
1076         mtctr   r4
1077 1:
1078         dcbz    r0, r3
1079         addi    r3, r3, 32
1080         bdnz    1b
1081
1082         /* Lock the data cache */
1083         mfspr   r0, HID0
1084         ori     r0, r0, HID0_DLOCK
1085         sync
1086         mtspr   HID0, r0
1087         sync
1088         blr
1089
1090 #ifndef MINIMAL_SPL
1091 .globl unlock_ram_in_cache
1092 unlock_ram_in_cache:
1093         /* invalidate the INIT_RAM section */
1094         lis     r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@h
1095         ori     r3, r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@l
1096         li      r4, ((CONFIG_SYS_INIT_RAM_SIZE & ~31) + \
1097                      (CONFIG_SYS_INIT_RAM_ADDR & 31) + 31) / 32
1098         mtctr   r4
1099 1:      icbi    r0, r3
1100         dcbi    r0, r3
1101         addi    r3, r3, 32
1102         bdnz    1b
1103         sync                    /* Wait for all icbi to complete on bus */
1104         isync
1105
1106         /* Unlock the data cache and invalidate it */
1107         mfspr   r3, HID0
1108         li      r5, HID0_DLOCK|HID0_DCFI
1109         andc    r3, r3, r5              /* no invalidate, unlock */
1110         ori     r5, r3, HID0_DCFI       /* invalidate, unlock */
1111         sync
1112         mtspr   HID0, r5                /* invalidate, unlock */
1113         sync
1114         mtspr   HID0, r3                /* no invalidate, unlock */
1115         blr
1116 #endif /* !MINIMAL_SPL */
1117 #endif /* CONFIG_SYS_INIT_RAM_LOCK */
1118
1119 #ifdef CONFIG_SYS_FLASHBOOT
1120 map_flash_by_law1:
1121         /* When booting from ROM (Flash or EPROM), clear the  */
1122         /* Address Mask in OR0 so ROM appears everywhere      */
1123         /*----------------------------------------------------*/
1124         lis     r3, (CONFIG_SYS_IMMR)@h  /* r3 <= CONFIG_SYS_IMMR    */
1125         lwz     r4, OR0@l(r3)
1126         li      r5, 0x7fff        /* r5 <= 0x00007FFFF */
1127         and     r4, r4, r5
1128         stw     r4, OR0@l(r3)     /* OR0 <= OR0 & 0x00007FFFF */
1129
1130         /* As MPC8349E User's Manual presented, when RCW[BMS] is set to 0,
1131          * system will boot from 0x0000_0100, and the LBLAWBAR0[BASE_ADDR]
1132          * reset value is 0x00000; when RCW[BMS] is set to 1, system will boot
1133          * from 0xFFF0_0100, and the LBLAWBAR0[BASE_ADDR] reset value is
1134          * 0xFF800.  From the hard resetting to here, the processor fetched and
1135          * executed the instructions one by one.  There is not absolutely
1136          * jumping happened.  Laterly, the u-boot code has to do an absolutely
1137          * jumping to tell the CPU instruction fetching component what the
1138          * u-boot TEXT base address is.  Because the TEXT base resides in the
1139          * boot ROM memory space, to garantee the code can run smoothly after
1140          * that jumping, we must map in the entire boot ROM by Local Access
1141          * Window.  Sometimes, we desire an non-0x00000 or non-0xFF800 starting
1142          * address for boot ROM, such as 0xFE000000.  In this case, the default
1143          * LBIU Local Access Widow 0 will not cover this memory space.  So, we
1144          * need another window to map in it.
1145          */
1146         lis r4, (CONFIG_SYS_FLASH_BASE)@h
1147         ori r4, r4, (CONFIG_SYS_FLASH_BASE)@l
1148         stw r4, LBLAWBAR1(r3) /* LBLAWBAR1 <= CONFIG_SYS_FLASH_BASE */
1149
1150         /* Store 0x80000012 + log2(CONFIG_SYS_FLASH_SIZE) into LBLAWAR1 */
1151         lis r4, (0x80000012)@h
1152         ori r4, r4, (0x80000012)@l
1153         li r5, CONFIG_SYS_FLASH_SIZE
1154 1:      srawi. r5, r5, 1        /* r5 = r5 >> 1 */
1155         addi r4, r4, 1
1156         bne 1b
1157
1158         stw r4, LBLAWAR1(r3) /* LBLAWAR1 <= 8MB Flash Size */
1159         /* Wait for HW to catch up */
1160         lwz r4, LBLAWAR1(r3)
1161         twi 0,r4,0
1162         isync
1163         blr
1164
1165         /* Though all the LBIU Local Access Windows and LBC Banks will be
1166          * initialized in the C code, we'd better configure boot ROM's
1167          * window 0 and bank 0 correctly at here.
1168          */
1169 remap_flash_by_law0:
1170         /* Initialize the BR0 with the boot ROM starting address. */
1171         lwz r4, BR0(r3)
1172         li  r5, 0x7FFF
1173         and r4, r4, r5
1174         lis r5, (CONFIG_SYS_FLASH_BASE & 0xFFFF8000)@h
1175         ori r5, r5, (CONFIG_SYS_FLASH_BASE & 0xFFFF8000)@l
1176         or  r5, r5, r4
1177         stw r5, BR0(r3) /* r5 <= (CONFIG_SYS_FLASH_BASE & 0xFFFF8000) | (BR0 & 0x00007FFF) */
1178
1179         lwz r4, OR0(r3)
1180         lis r5, ~((CONFIG_SYS_FLASH_SIZE << 4) - 1)
1181         or r4, r4, r5
1182         stw r4, OR0(r3)
1183
1184         lis r4, (CONFIG_SYS_FLASH_BASE)@h
1185         ori r4, r4, (CONFIG_SYS_FLASH_BASE)@l
1186         stw r4, LBLAWBAR0(r3) /* LBLAWBAR0 <= CONFIG_SYS_FLASH_BASE */
1187
1188         /* Store 0x80000012 + log2(CONFIG_SYS_FLASH_SIZE) into LBLAWAR0 */
1189         lis r4, (0x80000012)@h
1190         ori r4, r4, (0x80000012)@l
1191         li r5, CONFIG_SYS_FLASH_SIZE
1192 1:      srawi. r5, r5, 1 /* r5 = r5 >> 1 */
1193         addi r4, r4, 1
1194         bne 1b
1195         stw r4, LBLAWAR0(r3) /* LBLAWAR0 <= Flash Size */
1196
1197
1198         xor r4, r4, r4
1199         stw r4, LBLAWBAR1(r3)
1200         stw r4, LBLAWAR1(r3) /* Off LBIU LAW1 */
1201         /* Wait for HW to catch up */
1202         lwz r4, LBLAWAR1(r3)
1203         twi 0,r4,0
1204         isync
1205         blr
1206 #endif /* CONFIG_SYS_FLASHBOOT */