Extend TensorComputeOp to allow scalar inputs (#2606). (#3300)

[VTA] [APPS] Update README on tsim example (#3409)

* update README

* fix typo

 [Community] @joshpoll -> Reviewer (#3412)

Add EtaExpand to transform API (#3406)

* Add EtaExpand to transform API

* Add test case

to fix issue Target llvm is not enabled[followup] (#3404)

[Relay] Fix name conflict in PartialEval (#3402)

return mod from frontend for autotvm (#3401)

[VTA] Fix VTA function Vivado Compile Error. (#3375)

Issue:
when using vivado compile vta.cc with top function 'vta', vivado
report deadlock error like '...with default size is used in a non -dataflow
region, which may result in deadlock Please consider to resize the
stream using the directive ‘set_directive_stream’ or the ‘HL S stream’
pragma.'

Solution:
give the queue a default size as 8.

[Bugfix] Missing headers (#3392)

[TEST][TENSORFLOW] clean up code (#3342)

[CI] Update ci-gpu to v0.52 (#3374)

* [CI] Update ci-gpu to v0.52

* update nodejs

Add RESIZE operators to realy TFLite frontend (#3370)

[ARITH] Bugfix min/max const canonicalize rule (#3386)

hotfix for onnx (#3387)

Revert "[Relay][Frontend][ONNX] Fix reshape precompute, and type error (#3230)" (#3385)

This reverts commit df6957a5ea49806b3073bbb81e339ae379cbbb1c.

TFLite: Add fused_activation_function for ADD, SUB, MUL, DIV (#3372)

[Relay][Frontend][ONNX] Fix reshape precompute, and type error (#3230)

[nnvm] fix nnvm compiler build module error (#3378)

[Relay][Pass] CanonicalizeCast (#3280)

[relay][frontend] Return module from frontend parsers (#3353)

[RELAY][PASS] Enable decorating python class as Pass (#3364)

add favicon in rtd (#3379)

save (#3033)

save

save

save

upstream

lint

remove bad changes

fix build

save

save

please the ci god

Update src/relay/pass/partial_eval.cc

Co-Authored-By: Wei Chen <ipondering.weic@gmail.com>
save

fix test

ci is ANGRY

fix rebase problem

fix rebase

add test

save

save

comment

Fix typo in word explicitly (#3376)

[Relay][VM] Add AllocTensor instruction and better instruction printer (#3306)

* Update vm print & add AllocTensor instruction

* patch

* fix invoke packed

* update cmake

* tweak move

* update invoke_closure

* lint

* add doc

* tweak

Add test_forward_ssd_mobilenet_v1 to tflite/test_forward (#3350)

[BUILD] Enable more visible symbols by default (#3365)

fix hardware-makefile for osx, bugfix chisel-RegFile, and rename driver (#3371)

[TEST][FLAKY] Fix flaky test on topk and quantize pass (#3362)

* fix flaky test

* fix flaky quantize pass

[VTA] add support to event counters (#3347)

* add support to event counters in VTA

* fix comment

* fix event-counter interface parameter

* no longer needed

* add sim back

* add docs to event counters

* fix docs

* add more details about event counting

* make dpi-module docs more accurate

Update CMakeLists.txt to be more flexible (#3354)

[Relay] tflite frontend, keep underline with comments in same length. (#3363)

[ARITH] Revamp IntSet (#3272)

[Relay][Frontend] Add a bunch of ops in tf converter (#3270)

[Relay] Add Elemwise operator Sub, Divide, Power, Max, Min to tflite frontend. (#3357)

[Relay] Check match expressions for completeness (#3203)

[Relay][Transform] quantize opt passes to pass manager (#3289)

Update tflite schema version to 1.13 (#3356)

[Team] Jian Weng -> Committer (#3359)

Support export ADT value in Python (#3299)

* Support export ADT value in Python

* Cache original functions

* Cleanup

* Cleanup

[Relay] add ClipByValue and Neg in tf frontend converter (#3211)

[Relay][Frontend] Fix MxNet RNN without providing state initialization as input (#3326)

[Relay][Backend] Fix interpreter argument conversion for tuples. (#3349)

* Support taking a tuple as an argument

* Add test

[DOC] clarfiy explanation (#3340)

[DOC] minor grammatical improvements (#3341)

Non_maximum_suppression and get_valid_counts add new parameters (#3335)

[VTA][TSIM] update app example (#3343)

* add initial support to cycle counter to accelerator

* remove prints from c

* add event counter support to chisel tsim example

* make it more readable

* use a config class

* update driver

* add individual Makefile to chisel

* add rule for installing vta package

* add makefile for verilog backend

* update drivers

* update

* rename

* update README

* put default sim back

* set counter to zero

[Topi] Fast mode in take op (#3325)

[CI] separate out legacy as a stage (#3337)

[RELAY] Pass infra cleanup (#3336)

[CI] Clarify RAT exclude patterns. (#3328)

Add LOGISTIC operator to relay tflite frontend (#3313)

[Relay][Prelude] Use the Relay parser to define the Relay prelude (#3043)

* Add ability to load Prelude from disk

* Port over id

* Define compose

* Linting errors and style changes

* Eliminate unnecessary parens

* Rename identType to typeIdent (makes more sense)

* Another unnecessary paren

* Bump the version number for the text format

* Ensure .rly (Relay text files) are permitted

* Correct release number and simplify grammar rule

* Correct load_prelude docstring

* Corrections to _parser

* Add Apache headers to prelude source file

* Remove test_prelude (redundant)

* Correct misleading error message

* Add check that parser is enabled in Prelude

* Commit pre-generated parser, ensure generated files are treated as binaries, and have parser tests always fire

* Permit parser files and git attributes files

* Exclude gitattributes and parser files from apache check

* Another attempt at appeasing Apache audit checker

* Corrections to rat-excludes

* Apache should be truly appeased now

* Ignore Relay parser files by name

* Mark parser files as generated so they don't show up on Github

* Add parsing helper function for tests

* Mark parser files as not detectable

[relay][vm] move vm opt passes to pass manager (#3323)

Add PAD operator to relay tflite frontend (#3310)

[Relay][heterogeneous] Fix tuple annotation (#3311)

* [Relay][heterogeneous] Fix TupleGetItem

* retrigger ci

* retrigger ci

[Autotvm] Support override (#3292)

Support x86 dilation conv2d and improve multi-batch conv2d (#3308)

* Support x86 dilation conv2d and improve multi-batch conv2d

* Fix lint

Fix Error messages in tflite.py (#3320)

Add all parameters to from_tensorflow docs (#3321)

[CI] Fix shell script exit codes (#3329)

The exist code of a posix compilant shell is 0..255.  Attempting to
return -1 will error in some shells and implicitly cast to 255 in
others.  Fix it by returning a legal return value.

Drop trailing whitespace (#3331)

[DOC] minor gramatical improvements to tensor_expr_get_started (#3330)

add another default location to verilator (#3324)

Add MUL operator to relay tflite frontend (#3304)

Improve non_max_suppression and get_valid_counts for CPU (#3305)

* Improve non_max_suppression for CPU

* Improve get_valid_counts

* Minor change

* Skip some unnecessary computes

[Rust] Static syslib (#3274)

[VTA] [APPS] [TSIM] update documentation (README) (#3318)

* update README

* update README

* update README

* update README

* fix typo

Make the behavior of data nullptr check of pooling layer same as others. (#3322)

[PASS][RELAY] polish pass infra (#3319)

[CI] Ensure rat ignores rust cargo lock files [CI] Ensure rat ignores emacs backup files [CI] Ensure rat ignores .egg-info (#3314)

[DOC] minor language use improvements (#3317)

[LINT] Improve robustness in task_lint.sh logic (#3315)

The existing RAT ASF license auditing logic ignores any failure in the
shell pipeline rather than just the exit code of the final grep.
Adjust the logic such that failure of the various tools in the
pipeline are not elided away.

[DOC] Capitalize TVM consistently (#3316)

Fix some typos in api docs (#3309)

[VTA] add doc to tsim-example driver and update verilator env variable (#3302)

* add documentation and check for extension

* add env variable for verilator include

* fix typo

* this will test if path exist otherwise it won't buid

* check if verilator path and binary is set properly

* add ?

* remove export

* no longer needed

Minor improve to assertion (#3295)

Fix x86 depthwise conv2d alter_op_layout (#3264)

* Fix x86 depthwise conv2d alter_op_layout

* Small fix

* Add test case

* Fix test

* Assert kernel layout

* Minor fix

* Add get_shape function

* Minor change

[Relay][Frontend] Simplify parameter handling in Tensorflow frontend (#2993)

[VTA] [APPS] [TSIM] small naming fix  (#3293)

* make off lowercase

* update README

Improve x86 roi align (#3296)

* Improve roi_align performance for x86

* Change test

Ghost nodes in NNVM graph (#3290)

fast tanh (#3255)

Add support for overloading comparison operations in relay (#2910) (#3168)

[VTA] [Hardware] Chisel implementation (#3258)

More fixes and tweaks to the cuda conda packages (#3281)

Improve error message for custom tflite operators (#3284)

[Relay][VM] Fix code generation for packed functions + tuples  (#3287)

[IR] Try to improve nms and get_valid_count (#3282)

* improve nms

* add back get_valid_count syncs

[LANG] Comparison operators support for Imm expressions (#3283)

[Relay/TOPI][Op] Add TopK operator (#3256)

* init impl for topk

* Fix cpu for topk

* init cuda impl for topk

* Add cuda for topk

* fix

* Add doc

* update doc

* lint

* lint

* lint

* x

* fix warning

* [Relay] Add TopK in tf converter

* Add frontend converter

* fix

[Relay][Docs] Add parser dependency install instructions. (#3277)

* [Relay][Docs] Add parser dependency install instructions.

See https://discuss.tvm.ai/t/trouble-enabling-antlr/2783.

* Add a word.

* Update since the parser will now be committed to the repo.

* revert b/c adding the parser doesn't fix this

[Bugfix] [VTA] VTA DRAM Have A Logic Issue May Cause GEMM Output Wrong. (#3278)

* [Bugfix] [VTA] VTA DRAM Have A Logic Issue May Cause GEMM Output Wrong.

Symptom:
after change “LOG_BLOCK_IN” and “LOG_BLOCK_OUT” from vta_config.json
into 7, run vta "Simple Matrix Multiply" in "simulator", the vta
calculate result for GEMM is wrong.

Sometime VTA crash with error “Check failed: phy_addr != 0 (0 vs. 0) :
trying to get address that is nullptr”

Analysis:
Simulator hardcode kPageSize into 1<<12 and physical address calculate
based on this size, when doing “insn->dram_base” calculation , because
GetElemBytes(dst_memory_type) larger than page size, different physcial
address may get same dram_base, than caused logic issue and finally
trigger GEMM out put is wrong.

Solution:
add logic to check if PAGE SIZE larger then "GetElemBytes" return value.

* address review comments.

Bump ONNX version (#3286)

[ARITH] Bugfix: int bound analysis for mod (#3288)

[RELAY][TRANSFORM] Migrate buildmodule to transform (#3251)

[ARITH] Bugfix: check arg positiveness for mod rules (#3279)

Update tflite tutorial to use TFLite r1.13 schema (#3271)

[relay][heterogeneous] annotate using visitor (#3261)

* annotate using visitor

* retrigger CI

[Bugfix][VTA] PkgConfig cause crash in PYNQ board due to link library (#3257)

* [Bugfix][VTA] PkgConfig cause crash in PYNQ board due to link library
not exist.

Symptom:
When run vta_get_started.py with pynq board, host crash and
complain "cannot find -lsds_lib" and "cannot find -l:libdma.so"

Reproduce:
At pynq board, delete the ./build/vta_config.json, then run rpc
server.
In host machine run vta_get_started.py, issue would reproduce.

Analysis:
This issue caused by 'PkgConfig' function  still using pynq2.1
library which not exist in pynq2.4 anymore, when a "reconfig_runtime"
logic of rpc_server.py get triggered , the compile would failed due to
link library not exist.

Solution:
change the link library to libcma.so.

* [Document Change][VTA] Change pynq version from 2.3 into 2.4.

Issue:
pynq 2.3 image not available anymore from pynq download page and pynq
2.4 is the current latest image which available in the said website, after
verification, currently VTA work good with pynq 2.4 image, hence update
related document from pynq 2.3 to 2.4.