Rename brw_instruction.bits3.if_else to branch

Because that field will be used for all branch instructions

According to BSPEC, put PLN & BFI1 to binaryop, put SUBB to binaryaccop

bspec: BFI1 should not access accumulator. PLN should not use accumulator
as source.
future work in gram.y: show warning if acc is used as dest for
ADDC/SUBB/CMP/CMPN/SHL/BFI1.

Explain the difference between binaryinstruction and binaryaccinstruction

Developers may add new instructions in wrong place in the future
if they don't know the difference between binaryinstruction and
binaryaccinstruction.

Renaming according to BSPEC: jump_count -> JIP; pop_count -> UIP.

Since bspec SNB+, jump_count and pop_count is renamed to JIP and uIP.

Use bits3.if_else.jump_count instead of bits3.ud for readability

Pad NOP instructions instead of the ILLEGAL instruction for entry

If a label is an entry, the assembler will pad empty instruction
before the label until offset % 4 == 0. In the past, the ILLEGAL
instructions are padded. It may raise exceptions. We use the NOP
instructions instead.

Merge same if branches in declare_pragma section in gram.y

Reduce memory cost in entry_table

Original code double entry table space if there is no space. It may
waste 50% memory of the entry table. Now we use a link list to store
entry items.

Make the entry point padding code logic looks nicer

Fix a typo in src/main.c: "in unit of type" -> "in unit of byte"

Reduce hash value collision probability in src/main.c

Original code use "hash_value = *name++", which may produce
hash value collision for word permutations like "abc", "bac" and "cba".

Move program_defaults init statement into variable declaration

In original code, the init value for "program_defaults.register_type"
is put inside main(), which may be hard to maintain.

Better comment text. Change "c like" to "C style" in main.c

Replace bzero by memset.

bzero has been removed from POSIX.1-2008. Should use memset instead.

Supporting integer subtraction with borrow

subb: subtract unsigned integer src1 from src0. store the result
in dst and store the borrow (0 or 1) as a 32-bit value in acc.

Supporting find first bit instructions

fbh: Find the first significant bit searching from the high bits
in src0 and store the result in dst.

fbl: Find the first 1 bit searching from the low bits in src0
and store the result in dst.

Supporting half precision to single precision float convertion

The f16to32 instruction converts the half precision float
in src0 to single precision float and storing in dst.

The f32to16 instruction converts the single precision float
in src0 to half precision float and storing in the lower word
of each channel in dst.

Supporting count bit set instruction

The cbit instruction counts component-wise the total bits set
in src0 and stores the resulting counts in dst.

Supporting instruction "reverse bits"

The bfrev instruction component-wise reverses all the bits in src0
and stores the results in dst.

Supporting instruction Bit Field Insert 1

The bfi1 instruction component-wise generates mask with control
from src0 and src1 and stores the results in dst.

Delete an extra space character in brw_defines.h

Now the column is aligned and the code is nicer.

Supporting addc instruction

The addc instruction performs component-wise addition of
src0 and src1 and stores the results in dst;
it also stores the carry into acc.

Supporting bit field extract and bit field insert 2

Supporting two new operators, bfe and bfi2
bfe: Component-wise extracts a bit field from src2 using the bit field width from src0 and the bit field offset from src1.
bfi2: component-wise performs the bitfield insert operation on src1 and src2 based on the mask in src0.

Supporting LRP: dest = src0 * src1 + (1-src0) * src2

Support trinary source instruction "multiply add".

MAD (Multiply ADd) computes dst <- src1*src2 + src0.

Tried best to follow previous variable naming habit.

Also renamed "triinstruction" -> "trinaryinstruction" in grammar parser
for better readability.

add data structure in src/brw_structs.h for supporting three-source-operator instruncions

Comment magic words "da1", "da16", "ia1", and "ia16"

close File yyin before calling yylex_destroy

This patch makes sure file handler yyin is closed.
yylex_destroy() calls yy_init_globals(), which reset yyin to 0.
Therefore if we do not close yyin before yylex_destroy(), yyin
will not be closed anymore.

Call yylex_destroy() to free memory after yyparse()

Close input file handler yyin after yyparse

Fix a typo ... lable -> label

fix the label checking logics

Signed-off-by: Lu Guanqun <guanqun.lu@intel.com>

Waring if both predication and conditional modifier are enabled but use different flag registers

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Add support for flag register f1 on Ivy bridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

s/flag_reg_nr/flag_subreg_nr for an instruction
s/flagreg/flag_subreg_nr for a condition

They are flag subregister number indeed

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Remove flag_reg_nr from the DW3 of an instruction

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Change the rule for flag register

The shift/reduce conflict mentioned in the comment has been fixed, so
flagreg can return the reg number in the lvalue now. In addition, it will
be easy to add support for flag register f1 on Ivy bridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Accept symbol register as the leading register of the request

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

disasm: decode SENDC like SEND

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

disasm: add gen6 style send decoding

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

disasm: add sendc

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

disasm: add pln instruction

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

A new syntax of SEND intruction on Ivybridge

[(<pred>)] send (<exec_size>) reg greg imm6 reg32a

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

bump version to 1.2

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Support VME on Ivybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Support DP for sampler/render/constant/data cache

Since Sandybridge, DP supports cache select for read/write. Some write messages such as
OWord Block Write don't support render cache any more on Ivybridge. So introduce a
generic data_port messsage for Sandybridge+.

    data_port(
        cache_type,   /* sampler, render, constant or data(on Ivybridge+) cache */
        message_type, /* read or write type */
        message_control,
        binding_table_index,
        write_commit_or_category, /* write commit on Sandybridge, category on Ivybridge+ */
        header_present)

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

sampler/render/constant cache unit since Sandybridge

since Sandybrdige, there isn't a single function unit for data port read/write.
Instead sampler/render/constant cache unit is introduced, data port read/write
can be specified in a SEND instruction with different cache unit. To keep compatibility,
currently data port read always uses sampler cache unit however data port write
uses render cache unit

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

fix an error in commit cf76278

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

SEND uses GRFs instead of MRFs on Ivybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Add support for sample (00000) on Ivybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Add support for data port read/write on Ivybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Add -g 7 for Ivybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Send instruction on PRE-ILK

[(<pred>)] send (<exec_size>) <pdst> <cdst> <src0> <desc>

Add VME support in SEND

intel-gen4asm: add byte array style disasm

I previously added a byte array style output for intel-gen4asm, but
there was no way to disassemble here. Well here that is.

intel-gen4asm: have a C-like binary output

Have the assembler support a byte array output. This is useful for
writing blobs which can directly be linked code that wishes to upload to
the EU.

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

fix the parameters of register region

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

send instruction on GEN6

[(<pred>)] send (<exec_size>) reg mreg imm6 imm32

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

fix notification count register

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Support instructions which strictly follow the documents.

Previously some instructions parsed by this assembler don't follow the
documents.

Signed-off-by: Chen, Yangyang <yangyang.chen@intel.com>
Signed-off-by: Han, Haofu <haofu.han@intel.com>
Signed-off-by: Zou Nan hai <nanhai.zou@intel.com>
Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

1. fix DOT
2. rule for instrseq

Signed-off-by: Chen, Yangyang <yangyang.chen@intel.com>
Signed-off-by: Han, Haofu <haofu.han@intel.com>

fix CHANNEL select

Signed-off-by: Chen, Yangyang <yangyang.chen@intel.com>
Signed-off-by: Han, Haofu <haofu.han@intel.com>

Support for headerless write

Add a new parameter to write

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

bump version to 1.1

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

add support for math instruction on Sandybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

add support for plane instruction (pln)

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Send on Sandybridge uses a message register as operand src0

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

no compression flag on Sandybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

print error message when using math function on Sandybridge.

Sandybridge doesn't have math funtion, instead it supports a set of math
instructions. The support for math instructions will be added later.

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

sampler, urb write, null and gateway on Sandybridge are same as Ironlake.

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

add support for data port read on Sandybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

add support for data port write on Sandybridge.

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

fix send instruction on Sandybridge

Send doesn't have implied move on Sandybridge, the SFID moves to bits[24,27] which
is used as the destination of the implied move on Prev GEN6.

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

add AccWrCtrl flag on Sandybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

always set destination horiz stride for Align16 to 1 on Sandybridge.

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

fix jump count for Sandybridge.

It is same as Ironlake.

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

add -g 6 for Sandybridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

use left recursion instead of right recursion to avoid memory exhausted issue when compiling large source files

Fix setup of immediate types for gen4 disasm.

Caught by clang.

disasm: Print out ELSE and ENDIF src1 arguments like IF does.

whitespace cleanup from Mesa import.

1. type syntax :ud :uw etc
2. empty instruction option
3. remove a conflict

 support simple expression

add intel-gen4asm.pc.in

bump version to 1.0

the offset of JMPI is in unit of 64bits on GEN5.

This fix is only applied for JMPI label. It is up to you
to use a right offset for JMPI imm32|reg in your program.

change read message format on GEN5

to re-use a lot of shaders for GEN5.

Add support for GEN5

Add a new option [-g n], n=4(GEN4),5(GEN5). If don't use -g,
the default value is 4(GEN4)

Add support for labeled and conditional branches

Signed-off-by: Keith Packard <keithp@keithp.com>

Support more addressing modes in disasm

Fix compiler warning from missing include.

Add support for dp_read message.

Add thread_spawner message target support.

Add conditional support to assembler. Add align16 dest support to disasm.

This is working towards round-tripping mesa programs. Still need indirect
register addressing and align16 source support.

Add math and urb units, deal with nop

Add disassembler (intel-gen4disasm).

Decodes most simple instructions. Still needs work on branching and send.

Support #line directives

Ensure that parse errors cause non-zero exit.

Also, avoid creating output file when a parse error occurs

Add packed vector immediate values

Add GCC warnings

Add accidentally forgotten rnde test.